專利名稱：半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及一種包括讀出放大器以讀出存儲單元中的數(shù)據(jù)的半導體存儲裝置。
背景技術：
關于由一個晶體管和包括溝槽式電容器或堆疊式電容器的一個電容器構成的常規(guī)DRAM單元，有這樣的擔憂即隨著它變得更細它的制造可能變得困難。作為將來DRAM單元的候選，新的存儲單元FBC(浮體單元)被提出(參見日本專利申請公開2003-68877和2002-246571號)。在FBC中，多數(shù)載流子在SOI(絕緣體硅)等上所形成的FET(場效應晶體管)的浮體中形成，以便存儲信息。
在這種FBC中，用于存儲一個位信息的元件單元僅由一個MISFET(金屬絕緣體半導體場效應晶體管)構成。因此，一個單元的占用面積很小，并且具有大容量的存儲元件可以在有限硅面積上形成。人們認為FBC可以有助于存儲容量的增加。
PD-SOI(部分耗盡-SOI)上所形成的FBC的寫和讀的原理可以通過取N型MISFET作為實例如下描述。狀態(tài)“1”定義為有較多空穴的狀態(tài)。相反地，空穴的數(shù)量較少的狀態(tài)定義為“0”。
FBC包括在例如SOI上形成的nFET。它的源極連接到GND(0V)并且它的漏極連接到位線(BL)，而它的柵極連接到字線(WL)。它的體在電漂浮。為了將“1”寫入到FBC中，晶體管在飽和狀態(tài)下工作。例如，字線WL被偏置到1.5V，并且位線BL被偏置到1.5V。在這種狀態(tài)下，通過碰撞電離，大量的電子空穴對在漏極附近產(chǎn)生。在它們之中，電子被吸引到漏極端。但是，空穴被存儲到具有低電勢的體中。體電壓達到平衡狀態(tài)，其中通過碰撞電離生成空穴的電流平衡體和源極之間的p-n結的正向電流。體電壓大約為0.7V。
現(xiàn)在將描述寫數(shù)據(jù)“0”的方法。為了寫“0”，位線BL降低到負電壓。例如，位線BL降低到-1.5V。作為該操作的結果，體中的p區(qū)和連接到位線BL的n區(qū)被極大地正向偏置。因此，存儲于體中的大部分空穴發(fā)射到n區(qū)中。作為結果發(fā)生的空穴的數(shù)量已減少的狀態(tài)是“0”狀態(tài)。對于數(shù)據(jù)讀出，“1”和“0”通過以下操作來區(qū)分，即把字線WL設置到例如1.5V并把位線BL設置到低至例如0.2V的電壓，在線性區(qū)中操作晶體管，以及通過使用晶體管的閾值電壓(Vth)依賴于存儲于體中的空穴數(shù)量的差異而不同的效應(體效應)檢測電流差。
該實例中在讀出時位線電壓設置成低至0.2V的電壓的原因如下如果位線電壓做得很高并且晶體管偏置到飽和狀態(tài)，那么有這樣的擔憂即應當讀作“0”的數(shù)據(jù)可能因為碰撞電離而被認為是“1”，從而“0”不能正確地檢測。
FBC存儲器包括多個包含多個FBC的單元陣列，以及讀出放大器。每個讀出放大器讀出從單元陣列中的特定FBC中讀出的數(shù)據(jù)。常規(guī)FBC存儲器中的讀出放大器具有配置，其中選自多個位線的一個節(jié)點和讀出放大器為所選位線而布置。這種配置可以被采用的理由是，非破壞性讀出對于FBC應當是可能的。換句話說，F(xiàn)BC被認為具有這樣的特征，即沒有讀出的單元中的數(shù)據(jù)不會被毀壞，即使字線被選擇，并且數(shù)據(jù)繼續(xù)被保持原來那樣，如果字線恢復到保持電平的話。
但是，在FBC的隨后的特性評估中，已經(jīng)發(fā)現(xiàn)FBC不一定是非破壞性讀出單元。因為已經(jīng)發(fā)現(xiàn)電荷泵現(xiàn)象影響單元的特性。如果晶體管的柵極被多次抽吸從而硅表面上的反轉(zhuǎn)狀態(tài)和聚集狀態(tài)交替地重復，空穴逐漸在硅表面和SiO2之間的界面處消失。這就是電荷泵現(xiàn)象。因反轉(zhuǎn)和聚集之間一次狀態(tài)改變而消失的空穴的數(shù)量取決于Si-SiO2界面處的界面電平的密度Nit。例如，假設Nit＝1×1010cm-2，并且單元晶體管的W(通道寬度)/L(通道長度)＝0.1μm/0.1μm，Si-SiO2界面的面積變成1.0×10-10cm2每單元，從而每單元的界面電平的數(shù)值變成平均大約為一。
存儲于一個FBC中的空穴的數(shù)量具有大約1,000的差值。如果字線WL經(jīng)受抽吸大約1,000次，因此數(shù)據(jù)“1”完全變成數(shù)據(jù)“0”。實際上，如果字線WL經(jīng)受抽吸大約500次，那么數(shù)據(jù)“1”的讀出裕度失去，并且可能出現(xiàn)失敗的風險變高。因此，F(xiàn)BC既不是破壞性讀出單元也不是完全非破壞性讀出單元。FBC因此稱作“半非破壞性讀出單元”。
如果常規(guī)方案的讀出放大器電路應用于這種FBC，數(shù)據(jù)不會寫回，即使字線被選擇。因此，如果字線在刷新操作間隔大約500次期間激活，出現(xiàn)數(shù)據(jù)“1”變成“0”的失敗。因此，不管單元是否被選擇來讀寫，設計一種讀出放大器，具有對付在字線被激活的所有“1”數(shù)據(jù)單元上發(fā)生的電荷泵現(xiàn)象的某種措施，變得必要。
此外，常規(guī)讀出放大器具有一個問題，即刷新操作的繁忙率變高，因為在刷新操作時同時激活的讀出放大器的數(shù)量很小。

發(fā)明內(nèi)容
根據(jù)本發(fā)明一種實施方案的半導體存儲裝置包括一對第一和第二位線；具有連接到第一或第二位線的多個存儲單元的單元陣列；讀出放大器，其對應于一對第一和第二位線而提供并讀出從存儲單元中讀出的數(shù)據(jù)；其中讀出放大器包括電流反射鏡電路，其具有直接或間接連接到該對第一和第二位線的第一和第二電流通路；以及電流反射鏡電路包括第一晶體管，其具有彼此短接的柵極和漏極，并且使參考電流在其源極和漏極之間流動；以及第二晶體管，其柵極連接到第一晶體管的柵極，并且使經(jīng)過待讀出存儲單元的電流在其源極和漏極之間流動。
根據(jù)本發(fā)明一種實施方案的半導體存儲裝置，包括一對第一和第二位線；具有連接到第一或第二位線的多個存儲單元的單元陣列；讀出放大器，其對應于一對第一和第二位線而提供并讀出從存儲單元中讀出的數(shù)據(jù)；其中讀出放大器包括電流反射鏡電路，其具有直接或間接連接到該對第一和第二位線的第一和第二電流通路；以及電流反射鏡電路包括第一和第二晶體管，其直接或間接連接到該對第一和第二位線，并且其柵極彼此連接；第三晶體管，其控制第一晶體管的柵極和漏極是否短接；以及第四晶體管，其控制第二晶體管的柵極和漏極是否短接，所述第一或第二晶體管具有彼此短接的柵極和漏極并且使參考電流在源極和漏極之間流動，而另一個使經(jīng)過待讀出存儲單元的電流在源極和漏極之間流動，基于第三和第四晶體管是ON還是OFF。


圖1是顯示根據(jù)本發(fā)明第一實施方案的半導體存儲裝置內(nèi)部配置的電路圖。
圖2是顯示在圖1中所示的半導體存儲裝置中提供的讀出放大器1內(nèi)部配置的詳細電路圖。
圖3是顯示在圖2中所示的讀出放大器中提供的讀出核心單元內(nèi)部配置的詳細電路圖。
圖4是顯示根據(jù)本實施方案的半導體存儲裝置的操作時序的圖。
圖5是顯示字線和讀出節(jié)點的電勢變化的圖。
圖6是顯示在字線WLR0和虛設字線DWLR1被激活的情況下的時序圖。
圖7是與圖6對應的電路圖。
圖8是與圖4對應的電路圖。
圖9A是顯示圖7和8中所示的虛設單元5側的電流通路上晶體管的I-V特性曲線的圖，并且圖9B是顯示FBC 3側的電流通路上晶體管的I-V特性曲線的圖。
圖10是顯示當虛設單元連接到PFET的電流通路時在電流反射鏡電路和虛設單元之間的連接關系的電路圖。
圖11是顯示當FBC連接到PFET的電流通路時在電流反射鏡電路和虛設單元之間的連接關系的電路圖。
圖12A是顯示電流負載電路21中FBC 3側的電流通路上晶體管的I-V特性曲線的圖，并且圖12B是顯示電流負載電路21中虛設單元5側的電流通路上晶體管的I-V特性曲線的圖。
圖13是顯示根據(jù)本發(fā)明第二實施方案的半導體存儲裝置內(nèi)部配置的電路圖。
圖14是在圖13中所示的半導體存儲裝置中提供的讀出放大器1附近外圍的詳細電路圖。
圖15是在字線WLR1被激活的情況下根據(jù)第二實施方案的操作時序圖。
圖16是在字線WLR0被激活的情況下根據(jù)第二實施方案的操作時序圖。
圖17是與圖16對應的電路圖。
圖18是與圖15對應的電路圖。
圖19是在字線WLR0被激活的情況下的等價電路圖。
圖20是在字線WLR1被激活的情況下的等價電路圖。
圖21A和21B是圖19中所示電路的I-V特性曲線圖。
圖22A和22B是圖20中所示電路的I-V特性曲線圖。
圖23是顯示電流源Iref的內(nèi)部配置的一個實例的電路圖。
圖24是顯示電流源Iref的第一變體的電路圖。
圖25是顯示電流源Iref的第二變體的電路圖。
圖26是在經(jīng)由晶體管提供電源電壓的情況下讀出放大器周圍的電路圖。
圖27是顯示與圖26對應的讀出放大器的內(nèi)部配置的電路圖。
圖28是顯示代表修改實例的讀出放大器的內(nèi)部配置的電路圖。
具體實施例方式
在下文中，本發(fā)明的實施方案將參考附圖來描述。
(第一實施方案)圖1是顯示根據(jù)本發(fā)明第一實施方案的半導體存儲裝置的內(nèi)部配置的電路圖。圖2是顯示在圖1中所示半導體存儲裝置中提供的讀出放大器1的內(nèi)部配置的詳細電路圖。圖3是顯示在圖2中所示讀出放大器中提供的讀出核心單元的內(nèi)部配置的詳細電路圖。
圖1中所示的半導體存儲裝置包括大致并排布置在中央的多個讀出放大器1，以及布置在讀出放大器1左側和右側的單元陣列2。雖然在圖1中省略，根據(jù)本實施方案的半導體存儲裝置包括讀/寫控制電路例如列解碼器和行解碼器。
如圖1中所示，單元陣列2包括布置在讀出放大器1的左側或右側的256個字線和1024個位線。兩個相鄰的位線成對。FBC 3分別布置在偶數(shù)字線和各個位線的真線的交叉點以及奇數(shù)字線和各個位線的補線的交叉點附近。這樣，圖1中所示的半導體存儲裝置具有與折曲位線方案相對應的單元布局。
布置在讀出放大器1的左側和右側的單元陣列2的每個包括將位線短接到FBC 3的源極電勢的位線均衡晶體管4，以及虛設單元5。位線均衡晶體管4連接到均衡信號線EQLL0、EQLL1、EQLR0和EQLR1跟位線的交叉點附近。虛設單元5連接到虛設字線DWLL0、DWLL1、DWLR0和DWLR1跟位線的交叉點附近。在FBC 3的讀操作之前，數(shù)據(jù)“1”和“0”在字線方向上由隨后將描述的電路交替地寫入到虛設單元5中。
NMOS晶體管6連接在包含于位線對中的一根線和包含于相鄰位線對中的一根線之間。信號AVL0、AVR0，AVL1和AVR1提供到NMOS晶體管6的柵極。這些NMOS晶體管6的每個用來通過將連接到存儲“1”的虛設單元5的位線短接到存儲“0”的虛設單元5的位線來產(chǎn)生中間電勢。
如圖2中所示，讀出放大器1包括讀出核心單元7及其外圍電路部分。由NMOS晶體管構成的傳輸門8連接在讀出核心單元7與一對位線之間。這些傳輸門8由ФTL和ФTR切換到導通或關閉。此后，與傳輸門8相比位于讀出核心單元7側的通路稱作讀出節(jié)點SN0，BSN0，SN1和BSN1。
用于切換以將讀出節(jié)點交叉連接到位線的傳輸門9提供在讀出核心單元7的外圍電路中。傳輸門9中的NMOS晶體管由信號FBL0、FBL1、FBR0和FBR1控制，而傳輸門9中的PMOS晶體管由信號BFBL0、BFBL1、BFBR0和BFBR1控制。
晶體管10連接到位線BLL0、BBLL0、BLR0和BBLR0，以將位線連接到負電壓VBLL。這些晶體管10由信號DCWL0和DCWL1控制以導通或關閉并且將“0”寫入連接到位線BLL0、BBLL0、BLR0和BBLR0的虛設單元5中。晶體管11連接到相鄰位線BLL1、BBLL1、BLR1和BBLR1的每個，以將位線連接到正電壓VBLH。這些晶體管11由信號BDCWL0和BDCWL1控制以導通或關閉并且將“1”寫入連接到位線BLL1、BBLL1、BLR1和BBLR1的虛設單元5中。
例如，現(xiàn)在假設位于讀出放大器1左側的單元陣列2中的字線WLL0被激活。在該情況下，虛設字線DWLL1和信號AVL1也同時被激活。結果，F(xiàn)BC 3連接到位線BLL0和BLL1。同時，具有“0”寫入其中的虛設單元5連接到位線BBLL0，并且具有“1”寫入其中的虛設單元5連接到位線BBLL1。并且晶體管6導通，位線BBLL0和BBLL1彼此短接。因此，流過兩個虛設單元5的電流被平均。這等效于“1”和“0”單元電流之間的中間電流流過位線BBLL0和BBLL1。因此，在“0”單元的情況下，讀出節(jié)點SN0和SN1上的電勢變得比在讀出節(jié)點BSN0和BSN1上出現(xiàn)的參考電勢高。在“1”單元的情況下，讀出節(jié)點SN0和SN1上的電勢變得比在讀出節(jié)點BSN0和BSN1上出現(xiàn)的參考電勢低。當這些電勢差已足夠地壯大時，信號BSAN變成低電平，并且信號SAP變成高電平。
如圖3中所示，讀出核心單元7包括由電流反射鏡電路構成的電流負載電路21，以及連接到一對讀出節(jié)點SN0和BSN0的動態(tài)閂鎖電路22和23。信號BSAN輸入到構成動態(tài)閂鎖電路22的兩個NMOS晶體管之間的連接節(jié)點上。信號SAP輸入到構成動態(tài)閂鎖電路23的兩個PMOS晶體管之間的連接節(jié)點上。當該對讀出節(jié)點SN0和BSN0或者SN1和BSN1之間的電勢差已足夠壯大并且信號BSAN和SAP分別變成低電平和高電平時，動態(tài)閂鎖電路22和23實施閂鎖操作。
電流負載電路21包括在電壓VBLH和讀出節(jié)點SN0之間串聯(lián)的PFET 24和25，在電壓VBLH和讀出節(jié)點BSN0之間串聯(lián)的PFET 26和27，連接在PFET 25的柵極和讀出節(jié)點SN0之間的PFET 28，以及連接在PFET 27的柵極和讀出節(jié)點BSN0之間PFET 29。信號BLOADON提供到PFET 24和26的柵極，并且信號CM提供到PET28的柵極。信號BCM提供到PET 29的柵極。PET 25和27的柵極彼此短接以形成電流反射鏡電路。
如隨后描述的，電流負載電路21在電流反射鏡電路和讀出節(jié)點之間切換連接，以便保證將虛設單元5連接到在包含于電流負載電路21的電流反射鏡電路中經(jīng)過其柵極短接到其漏極的PET 25或27的電流通路。連接切換由晶體管28和29實施。此后，其柵極短接到其漏極的晶體管稱作電流反射鏡連接晶體管。
NFET 30和31連接在數(shù)據(jù)線對DQ0、BDQ0、DQ1和BDQ1以及讀出節(jié)點SN0、BSN0、SN1和BSN1之間。NFET 30和31由列選擇線CSL01控制以導通或關閉。
圖4是顯示根據(jù)本實施方案的半導體存儲裝置操作時序的圖。圖4顯示圖1中所示的讀出放大器1右側的單元陣列2中的字線WLR1和虛設字線DWLR0被激活的情況。因為左側的單元陣列2保持非激活，左側的位線均衡信號EQLL0和EQLL1保持處于高電平。但是，右側的兩個激活的位均衡信號EQLR0和EQLR1從高電平下降到低電平，并且位線變成浮動。
非激活狀態(tài)側的虛設單元5的平均信號AVL0和AVL1保持處于高電平。激活狀態(tài)側的虛設單元5的平均信號AVR0保持高電平。但是，平均信號AVR1變成低電平，并且連接到單元的所有位線被單獨分離。
在用于控制位線和讀出核心單元之間的傳輸門8的信號中，非激活狀態(tài)側信號ФTL在時間t1變成低電平，并且相應的傳輸門8被切斷。但是，激活狀態(tài)側信號ФTR保持處于高電平，并且相應的傳輸門8保持連接狀態(tài)。
幾乎與字線和虛設字線在時間t1被激活同時，用于切換電流反射鏡電路的連接的信號CM變成低電平。但是，信號BCM保持其高電平。作為該操作的結果，連接到虛設單元5的讀出節(jié)點SN0側是所連接的電流反射鏡。換句話說，讀出節(jié)點SN0側連接到電流反射鏡電路中其柵極短接到其漏極的晶體管。
幾乎與t1同時，信號BLOADON變成低電平，并且相等的負載電流從正電壓VBLH流到讀出節(jié)點SN0和BSN0。此時在讀出節(jié)點SN0和BSN0處的電壓改變在圖5中顯示，它是電壓波形圖。
當足夠的電勢差在該對讀出節(jié)點SN0和BSN0之間產(chǎn)生時(時間t2)，信號BSAN變成負電壓VBLL并且信號SAP變成正電壓VBLH。結果，該對讀出節(jié)點SN0和BSN0之間的信號由動態(tài)閂鎖電路22放大。
幾乎同時(時間t2)，信號ФTR變成低電平并且傳輸門8被切斷。信號FBR1和BFBR1分別變成高電平和低電平，并且在連接到右側單元陣列2中的FBC 3的位線與讀出節(jié)點SN0之間的傳輸門9導通。結果，由動態(tài)閂鎖電路22放大的信號反饋到FBC 3側，并且實施數(shù)據(jù)重寫。
幾乎同時(t2)，信號DCWR0和BDCWR0分別變成高電平和低電平，并且負電壓VBLL和正電壓VBLH分別施加到對應的虛設位線。結果，數(shù)據(jù)“0”和“1”分別寫入連接到虛設位線的虛設單元5中。因為此時傳輸門8被切斷，連接到虛設單元的位線與讀出節(jié)點分離，并且到虛設單元5中的寫入可以實施，而不管讀出節(jié)點處的狀態(tài)。換句話說，讀出到讀出節(jié)點上的信號被閂鎖，并且到虛設單元5中的寫入也幾乎與狀態(tài)寫回FBC 3同時實施。
圖6是顯示在字線WLR0和虛設字線DWLR1被激活的情況下的時序圖。在圖6中，信號AVR0和AVR1的邏輯、信號FBR0和FBR1的邏輯、信號BFBR0和BFBR1的邏輯、信號DCWR0和DCWR1的邏輯，以及信號BDCWR0和BDCWR1的邏輯與圖4相比分別相互交換。
在圖4中，輸入到讀出放大器1的信號處于低電平，并且信號BCM處于高電平。但是，在圖6中，信號BCM處于低電平，并且信號CM處于高電平。電流負載電路21中電流反射鏡電路與讀出節(jié)點之間的連接關系與圖5相比由這些信號CM和BCM中的邏輯交換而反轉(zhuǎn)，并且連接到虛設單元5的讀出節(jié)點BSN0側連接到電流反射鏡電路中其柵極短接到其漏極的PFET的電流通路。
作為前面所描述的操作的結果，參考電勢總是從虛設單元5中產(chǎn)生并傳送到FBC 3側。因此，它變得對晶體管閾值中分散的影響較不敏感。
圖7和8是等價地顯示電流負載電路21中的連接關系的電路圖。圖7顯示與圖6(字線WLR0和虛設字線DWLR1被激活的情況)對應的電路圖。圖8顯示與圖4(字線WLR1和虛設字線DWLR0被激活的情況)對應的電路圖。
對于本實施方案中的讀出放大器1,256個字線WLR0-WLR255被激活。但是，所選虛設字線依賴于是偶數(shù)編號字線被激活還是奇數(shù)編號字線被激活而不同。例如，當激活偶數(shù)編號字線時，需要選擇虛設字線DWLR1。當激活奇數(shù)編號字線時，需要選擇虛設字線DWLR0。
不管是偶數(shù)編號字線被激活還是奇數(shù)編號字線被激活，在本實施方案中，虛設單元5保證連接到經(jīng)過包含于構成電流反射鏡電路的兩個晶體管25和27中其柵極短接到其漏極的晶體管的電流通路，而FBC 3保證連接到另一個晶體管。
圖9A是顯示圖7和8中所示的虛設單元5側的電流通路上晶體管的I-V特性曲線的圖。圖9B是顯示FBC 3側的電流通路上晶體管的I-V特性曲線的圖。
對于在激活狀態(tài)側的虛設單元5，平均由信號AVR0實施，并且虛設單元的閾值是Vth1/2。如圖9A中所示，因此，PFET的柵電壓由Vref表示。
另一方面，F(xiàn)BC 3的I-V特性曲線依賴于數(shù)據(jù)“0”被存儲還是數(shù)據(jù)“1”被存儲而不同。因此，在PFET和NFET之間的連接節(jié)點處的電壓變成V0或V1。因此，依賴于“0”被存儲于FBC 3中還是“1”被存儲于FBC 3中，在PFET和NFET之間的連接節(jié)點處的電壓與參考電壓Vref之間的電壓差變成ΔV1或ΔV0。
另一方面，圖10和11是顯示電流反射鏡電路和虛設單元5之間的連接關系不根據(jù)激活字線的種類而改變的實例的電路圖。在圖10中所示的電路中，虛設單元連接到電流反射鏡電路中其柵極短接到其漏極的PFET 25或27的電流通路。在圖11中所示的電路中，F(xiàn)BC 3連接到電流反射鏡電路中其柵極短接到其漏極的PFET 25或27的電流通路。
在圖10的情況下，參考電勢以與圖7和8相同的方式在連接到虛設單元的讀出節(jié)點上產(chǎn)生。但是，在圖11的情況下，參考電勢在連接到FBC 3的讀出節(jié)點側上產(chǎn)生。
圖10的情況下的I-V特性曲線變得與圖9A和9B中所示的類似。但是，圖11的情況下的I-V特性曲線變成如圖12A和12B中所示。圖12A是顯示電流負載電路21中FBC 3側的電流通路上晶體管的I-V特性曲線的圖。圖12B是顯示電流負載電路21中虛設單元5側的電流通路上晶體管的I-V特性曲線的圖。
在圖11中所示的電路的情況下，NFET的I-V特性曲線依賴于是“0”被存儲還是“1”被存儲于FBC 3中而不同。因此，在PFET和NFET之間的連接節(jié)點處的電壓也變成VREF0或VREF1。
以相同的方式，在PFET和NFET之間的連接節(jié)點處的電壓如圖12B中所示根據(jù)存儲于FBC 3中的數(shù)據(jù)而變成電壓V0或V1。在該情況下，信號電平變成ΔV1＝V1-Vref1或ΔV0＝Vref0-V0。在任何情況下，存儲“1”的FBC 3單元側的讀出節(jié)點在電壓方面變得低于虛設單元5側的讀出節(jié)點，而存儲“0”的FBC 3單元側的讀出節(jié)點在電壓方面變得高于虛設單元5側的讀出節(jié)點。
即使在如圖10和圖11中所示電流反射鏡電路和讀出節(jié)點之間的連接關系不根據(jù)激活字線的種類而改變的情況下，讀出放大器1可以實施正常的讀出操作。但是，可以看到對于其相關虛設單元通過平均晶體管6連接的兩個單元具有相反數(shù)據(jù)的情況，信號變得小于這兩個單元具有相同數(shù)據(jù)的情況。并且該狀況變得更嚴重，如果少數(shù)“1”(“0”)單元準備從多數(shù)“0”(“1”)單元之中讀出，對于許多虛設單元通過晶體管6的一系列連接而同時平均的系統(tǒng)。但是，通過總是將連接到虛設單元5的讀出節(jié)點連接到電流反射鏡電路中其柵極短接到其漏極的PFET，而不管如圖7中所示字線的激活中的差異，不受附近數(shù)據(jù)模式影響的讀出放大器1的穩(wěn)定操作可以實施。
因此，在本實施方案中，虛設單元5總是連接到讀出放大器1中的電流反射鏡電路中其柵極短接到其漏極的電流通路，即使激活的字線改變。因此，沒有受到附近單元數(shù)據(jù)模式的影響，更穩(wěn)定的讀出裕度可以保證，并且由讀出放大器1實施的讀出操作中的穩(wěn)定性可以獲得。
(第二實施方案)在第二實施方案中，F(xiàn)BC 3的讀出通過使用參考電壓VREF代替虛設單元5來實施。
圖13是顯示根據(jù)本發(fā)明第二實施方案的半導體存儲裝置內(nèi)部配置的電路圖。圖14是在圖13中所示半導體存儲裝置中提供的讀出放大器1附近外圍的詳細電路圖。第二實施方案中的讀出放大器1由與圖3中所示類似的電路形成。
在圖13和14中，與圖1和2中所示那些共同的組件由相似字符來表示，在下文中將主要描述差異。在圖13中所示的半導體存儲裝置中，虛設單元5和虛設字線從圖1中消除。代替地，用于供給參考電壓VREFCELL到位線的晶體管31以及控制信號PASSL0、PASSL1、PASSR0和PASSR1被提供。
在第二實施方案中，參考電壓VREFCELL施加到包含于讀出放大器1的一對讀出節(jié)點中與連接到FBC 3的讀出節(jié)點不同的讀出節(jié)點。施加有參考電壓VREFCELL的讀出節(jié)點由每個在其柵極上施加有控制信號PASSL0、PASSL1、PASSR0或PASSR1的晶體管31來決定。
圖15和16是根據(jù)第二實施方案的半導體存儲裝置的操作時序圖。圖15顯示字線WLR1被激活的情況。圖16顯示字線WLR0被激活的情況。
在圖15中的時間t1，字線WLR1被激活，并且信號CM和PASSR0分別變成低電平和高電平。結果，參考電壓VREFCELL施加到與連接到FBC 3的讀出節(jié)點BSN0成對的讀出節(jié)點SN0，并且與第一實施方案中流過虛設單元5的電流等價的電流流過讀出節(jié)點SN0。這樣，存儲于FBC 3中的數(shù)據(jù)被讀出。
圖17和18是等價地顯示電流負載電路21的連接關系的電路圖。圖17顯示與圖16(字線WLR0被激活的情況)對應的電路圖。圖18顯示與圖15(字線WLR1被激活的情況)對應的電路圖。
如圖17和18中所示，參考電壓VREFCELL與電流源Iref的提供等價。用于切換和控制包含于一對讀出節(jié)點中并施加有參考電壓VREFCELL的讀出節(jié)點的晶體管31串聯(lián)到電流源Iref。
在圖17和18中所示的兩種情況中，電流反射鏡電路中其柵極短接到其漏極的晶體管25或27連接到電流Iref側上。結果，穩(wěn)定的讀出裕度可以與圖7和8相同的方式保證。
這里，作為圖17和18的比較實例，在FBC 3或電流源Iref通過激活字線WLR0或WLR1連接到電流反射鏡電路中其柵極短接到其漏極的晶體管側的情況下的特性曲線現(xiàn)在將描述。圖19是在字線WLR0被激活的情況下的等價電路圖。圖20是在字線WLR1被激活的情況下的等價電路圖。在圖19的情況下，電流反射鏡電路中其柵極短接到其漏極的晶體管25或27連接到電流源側的讀出節(jié)點。另一方面，在圖20的情況下，晶體管25或27連接到FBC 3側的讀出節(jié)點。
圖21A和21B是圖19中所示電路的I-V特性曲線圖。圖22A和22B是圖20中所示電路的I-V特性曲線圖。圖21A和22B顯示電流源Iref側的電流通路上晶體管的I-V特性曲線。圖21B和22A顯示FBC 3的電流通路上晶體管的I-V特性曲線。
不管是“0”存儲于FBC 3中還是“1”存儲于FBC 3中，通過總是供給來自電流源Iref的固定電流，在圖21的情況下設計電流負載電路21而沒有特別的困難是可能的。圖17和18中所示電路的I-V特性曲線也變得類似于圖21A和21B中所示的特性曲線。
在圖20中所示電路的情況下，電流反射鏡電路的參考電壓改變，并且讀出節(jié)點之一取決于是“0”存儲還是“1”存儲于FBC 3中而變成參考電壓Vref0或Vref1。因為電流源連接到讀出節(jié)點的另一個，在讀出節(jié)點的另一個處的電壓變成V0或V1。在圖20中所示電路的情況下，在正電壓區(qū)中沒有操作點，因此如圖22B中所示，電壓V0下降到0V。因為兩個信號量ΔV0和ΔV1可以保證，但是正確的讀出可以實施。
這樣，即使在如圖19和20中所示電流反射鏡電路和電流源Iref之間的連接關系根據(jù)存儲于FBC 3中的數(shù)據(jù)種類而改變的情況下，讀出操作看起來是可能的。但是，值得注意，對于圖22B中的每個讀出放大器，我們假設恒定的電流源。在實際狀況中，情況不是這樣。行中所有讀出放大器的總電流是常數(shù)，所以行中所有讀出放大器彼此相互影響。并且，與第一實施方案的情況一樣，可以顯示對于少數(shù)“1”(“0”)單元將從多數(shù)“0”(“1”)單元中讀出的情況，信號變小。但是，如果如圖17和18中所示電流反射鏡電路與電流源之間的連接關系總是相同，那么可以實現(xiàn)讀出放大器1，其對于單元數(shù)據(jù)模式中的變化實施更穩(wěn)定的讀出操作。
此后，圖17和18中所示電流源Iref的芯片級發(fā)生器將被描述。圖23是顯示電流源Iref的芯片級發(fā)生器的一個實例的電路圖。圖23中所示的電流源Iref包括在正電壓VBLH和地電壓VSL之間串聯(lián)的PFET41、PFET 42、NFET 43和FBC 44，以相同方式在正電壓VBLH和地電壓VSL之間串聯(lián)的PFET 45、NFET 46和NFET 47，結合NFET 46構成電流反射鏡電路的NFET 48，以及施加信號BLOADON的反轉(zhuǎn)信號到NFET 47的柵極的反相器50。多個FBC 44并聯(lián)。
圖23中所示的電路具有與圖17和18中所示的電路相同的基本電路配置。但是，在圖23中所示的電路中，元件尺寸成比例關系。在圖23中，W0-W4表示通道寬度并且L0-L4表示通道長度。圖23中所示晶體管的通道寬度/通道長度彼此不同。FBC 44具有W0/L0。PFET 42具有W2×n/L2。PFET 45具有W2×n×N/L2。NFET 43具有W3×n/L3。NFET 46具有W4/L4。NFET 48具有W4×M/L4。
W4/L4可以具有任意值，只要它足夠大以至于能夠流動與由具有W2×n×N/L2的PFET所流動的電流對應的電流。
圖23中所示的PFET 42和45構成電流反射鏡電路。在位于該電流反射鏡電路中左側的電流通路中，具有閾值Vth1/2以及幾乎相同尺寸的n個FBC 44并聯(lián)，其中Vth1/2是Vth0(數(shù)據(jù)“0”的閾值)和Vth1(數(shù)據(jù)“1”的閾值)之間的中間值。由于這種電路配置，與n個虛設單元5對應的電流流過電流反射鏡電路中的左側電流通路。
從正電壓VBLH到地電壓VSL變化的電流通路與等價于n個虛設單元5的FBC 44，等價于n FET 8的NMOS傳輸門43，等價于n pFET 25或27的PMOS電流反射鏡晶體管42，以及等價于n個虛設單元5的PMOS開關晶體管41的驅(qū)動對應。流過該電流通路的電流由電流反射鏡電路42和45放大N倍，然后由電流反射鏡電路46和48進一步放大M倍。結果，虛設單元5中的電流放大成n×N×M倍。與n×N×M個虛設單元對應的電流流到參考電壓端VREFCELL作為參考電流Iref。
假設n×N×M是讀出放大器1的數(shù)量，流過這些讀出放大器1的電流從參考電壓端VREFCELL取出。結果，n×N×M個讀出放大器1所需的虛設單元5電流被供給。因此，正確的讀出可以實施。
圖24是顯示電流源Iref的第一變體的電路圖。圖24中所示的電流源Iref與圖23中所示的電流源Iref不同，在于晶體管41-45的放大倍數(shù)是圖23中對應組件的一半。等于具有閾值Vth1的數(shù)據(jù)“1”的單元電流I1的(n/2)×N×M倍的電流作為參考電流流動。如果數(shù)據(jù)“0”的單元電流大約為0，Iref＝(n/2)×N×M×I1對應于虛設單元5的電流的總和。
圖25是顯示電流源Iref的第二變體的電路圖。在圖25中所示的電流源Iref中，晶體管41-44的通道長度L和通道寬度W與圖23和24相比變大。適當?shù)膮⒖茧娏鱅ref可以通過調(diào)節(jié)這些晶體管的體電壓來提供。體電勢VCB在某些情況下由芯片內(nèi)的發(fā)生電路產(chǎn)生或者從外部施加。
圖23-25中的電流源Iref的每個包括兩個電流反射鏡電路。即使偶數(shù)編號對的電流反射鏡電路被提供，但是，類似的效果可以獲得。
這樣，在第二實施方案中，存儲于FBC 3中的數(shù)據(jù)通過使用參考電壓VREFCELL而不使用虛設單元5來讀出。作為結果的效果不同。作為代表性效果，下面的效果(1)-(5)被獲得。
(1)因為虛設單元5變得不必要，單元面積可以減小。
(2)因為虛設字線變得不必要，行解碼器和字線驅(qū)動電路的電路尺寸可以減小。
(3)因為虛設單元5的寫操作變得不必要，半導體存儲裝置的工作頻率可以增加。
(4)因為虛設單元5的寫操作變得不必要，功耗可以減小。
(5)因為虛設單元5的寫電路變得不必要，半導體存儲裝置的尺寸可以減小。
(其他實施方案)圖3中所示的讀出放大器1中的動態(tài)閂鎖電路22和23施加有信號BSAN和SAP。代替地，電壓VBLL和VBLH可以經(jīng)由晶體管51和52提供到動態(tài)閂鎖電路22。在該情況下，讀出放大器1周圍的電路圖變成如圖26中所示，并且讀出放大器1的內(nèi)部配置變成如圖27中所示。
在圖26中，輸入到讀出放大器1的信號的種類不同于圖2中所示的那些。代替信號BSAN和SAP，信號SEN、VBLL、SEP和VBLH被輸入。
圖27中所示的電路與圖3中所示的電路相同，除了晶體管51和52由信號SEN和SEP導通和關閉，并且連接到這些晶體管的電壓VBLL和VBLH是新增的。
以相同的方式，圖14中所示電路中的讀出放大器1可以變成與圖27中所示類似的電路。在該情況下，電路圖變成如圖28中所示。
權利要求
1.一種半導體存儲裝置，包括一對第一和第二位線；具有連接到第一或第二位線的多個存儲單元的單元陣列；讀出放大器，其對應于一對第一和第二位線而提供并讀出從存儲單元中讀出的數(shù)據(jù)；其中讀出放大器包括電流反射鏡電路，其具有直接或間接連接到該對第一和第二位線的第一和第二電流通路；以及電流反射鏡電路包括第一晶體管，其具有彼此短接的柵極和漏極，并且使參考電流在其源極和漏極之間流動；以及第二晶體管，其柵極連接到第一晶體管的柵極，并且使經(jīng)過待讀出存儲單元的電流在其源極和漏極之間流動。
2.根據(jù)權利要求1的半導體存儲裝置，還包括參考單元，其分別由參考字線選擇，并且與具有預先指定值的存儲單元具有相同的尺寸、形狀和電學性質(zhì)，其中參考電流由參考單元產(chǎn)生。
3.根據(jù)權利要求2的半導體存儲裝置，其中參考單元存儲具有存儲于存儲單元中的數(shù)據(jù)“1”和“0”之間的中間電勢的數(shù)據(jù)。
4.根據(jù)權利要求2的半導體存儲裝置，其中每個參考單元對應于該對第一和第二位線而提供；連接到第一位線的參考單元與連接到第二位線的參考單元由彼此不同的參考字線選擇性地控制。
5.一種半導體存儲裝置，包括一對第一和第二位線；具有連接到第一或第二位線的多個存儲單元的單元陣列；讀出放大器，其對應于一對第一和第二位線而提供并讀出從存儲單元中讀出的數(shù)據(jù)；其中讀出放大器包括電流反射鏡電路，其具有直接或間接連接到該對第一和第二位線的第一和第二電流通路；以及電流反射鏡電路包括第一和第二晶體管，其直接或間接連接到該對第一和第二位線，并且其柵極彼此連接；第三晶體管，其控制第一晶體管的柵極和漏極是否短接；以及第四晶體管，其控制第二晶體管的柵極和漏極是否短接，所述第一或第二晶體管具有彼此短接的柵極和漏極并且使參考電流在源極和漏極之間流動，而另一個使經(jīng)過待讀出存儲單元的電流在源極和漏極之間流動，基于第三和第四晶體管是ON還是OFF。
6.根據(jù)權利要求5的半導體存儲裝置，其中第三和第四晶體管基于電流反射鏡控制信號控制導通或關閉；以及電流反射鏡控制信號的邏輯電平基于用于控制存儲單元的選擇的字線的邏輯電平和用于控制參考單元的選擇的虛設字線的邏輯電平而改變。
7.根據(jù)權利要求1的半導體存儲裝置，其中第一位線提供有連接到奇數(shù)編號字線的存儲單元；第二位線提供有連接到偶數(shù)編號字線的存儲單元；以及不同的虛設單元取決于是連接到偶數(shù)編號字線的存儲單元被選擇還是連接到奇數(shù)編號字線的存儲單元被選擇而選擇。
8.根據(jù)權利要求1的半導體存儲裝置，還包括產(chǎn)生與流過存儲單元的電流成比例的恒定電流的參考電流源，其中參考電流由參考電流源產(chǎn)生。
9.根據(jù)權利要求8的半導體存儲裝置，其中參考電流源與存儲單元和讀出放大器具有相同的電路配置，并且通過使用具有與讀出放大器中那些成比例的元件尺寸的元件形成。
10.根據(jù)權利要求9的半導體存儲裝置，其中參考電流源通過使用具有根據(jù)讀出放大器數(shù)量的元件尺寸的元件形成。
11.根據(jù)權利要求8的半導體存儲裝置，還包括恒定電流控制晶體管，其分別對應于該對第一和第二位線而提供，并且控制恒定電流從參考電流源供給到相應第一還是第二位線。
12.根據(jù)權利要求1的半導體存儲裝置，還包括對應于第一和第二位線而提供的一對讀出節(jié)點；當該對讀出節(jié)點之間的電勢差達到指定值時閂鎖該對讀出節(jié)點的電勢的動態(tài)閂鎖電路；以及輸出控制電路，其以指定時序輸出由動態(tài)閂鎖電路閂鎖的電勢并且將輸出反饋到第一和第二位線上以將其重寫到讀出的存儲單元中。
13.根據(jù)權利要求1的半導體存儲裝置，其中讀出放大器布置在相鄰兩個單元陣列之間。
14.根據(jù)權利要求1的半導體存儲裝置，其中存儲單元是FBC(浮體單元)。
全文摘要
根據(jù)本發(fā)明一種實施方案的半導體存儲裝置包括單元陣列，每個具有連接到一對第一和第二位線的多個存儲單元；以及讀出放大器，每個對應于該對第一和第二位線而提供并讀出從待讀出存儲單元中讀出的數(shù)據(jù)，其中讀出放大器的每個包括電流反射鏡電路，其具有直接或間接連接到該對第一和第二位線的第一和第二電流通路；以及該電流反射鏡電路包括第一晶體管，其具有彼此短接的柵極和漏極，并且使參考電流在源極和漏極之間流動；以及第二晶體管，其柵極共同地連接到第一晶體管的柵極，并且使經(jīng)過待讀出存儲單元的電流在其源極和漏極之間流動。
文檔編號G11C11/407GK1758373SQ20051009668
公開日2006年4月12日 申請日期2005年8月31日 優(yōu)先權日2004年8月31日
發(fā)明者大澤隆 申請人:株式會社東芝