專利名稱：用于在低電源電壓下工作的閃存器件的讀出電路的制作方法
技術領域：
本發(fā)明涉及一種閃存器件，更具體地，涉及一種用于閃存器件的讀出電路(sensing circuit)。
背景技術：
隨著各種應用系統(tǒng)如移動系統(tǒng)的發(fā)展，對閃存器件、即非易失性存儲器件的需求增加了。特別是，隨著用于所述器件的工作電源電壓降低，對能夠在低電源電壓下工作的閃存器件的需求也增加了。
通常，對于在非易失性存儲器件諸如閃存器件中的讀操作，向主單元陣列中的位線和參考單元陣列中的位線施加預定電壓，并且比較在所述兩個位線中流動的電流以讀出存儲在主單元陣列內(nèi)的存儲單元中的數(shù)據(jù)。兩個位線之間的搖擺寬度(swing width)直接影響讀取速度并對存儲單元施加應力(stress)。
為了在讀操作期間，提高讀速度以及降低在非易失性存儲器件中的存儲單元上的應力，將兩個位線中的電壓箝定在預定電平以降低兩個位線上的電壓振蕩是非常重要的。
在美國專利第6,233,189號中公開了用于非易失性存儲器件的傳統(tǒng)位線讀出電路的例子。然而，傳統(tǒng)讀出電路通常工作在1.6V或以上的電源電壓。當電源電壓比目標電壓增高即使很小的數(shù)量時，位線電壓振蕩也增大。結果，讀取速度可能降低，且存儲單元上的應力可能增大。

發(fā)明內(nèi)容
本發(fā)明提供一種讀出電路，該讀出電路即使在低電源電壓下仍可工作，并且在低電源電壓時可減少閃存器件中的存儲單元上的應力而不降低讀取速度。
依據(jù)本發(fā)明的一個方面，提供一種用于閃存器件的讀出電路，該讀出電路包括第一負載元件、第一反相電路、第二負載元件、第二反相電路以及感測放大器。第一負載元件包括與閃存器件內(nèi)的主單元陣列的位線相連的端。第一反相電路包括與主單元陣列的位線相連的輸入端和與第一負載元件的另一端相連的輸出端。第二負載元件包括與閃存器件內(nèi)的參考單元陣列的位線相連的端。第二反相電路包括與參考單元陣列的位線相連的輸入端和與第二負載元件的另一端相連的輸出端。感測放大器將主單元陣列的位線的電壓與參考單元陣列的位線的電壓相比較，并依據(jù)該比較結果生成輸出信號。
第一負載元件可以包括PMOS晶體管，其包括與第一反相電路的輸出端相連的源極、以及共同連接到主單元陣列的位線的漏極和柵極。可選地，第一負載元件可以包括NMOS晶體管，其包括共同連接到第一反相電路的輸出端的漏極和柵極、以及與主單元陣列的位線相連的源極。作為另一種選擇，第一負載元件可以包括NMOS晶體管，所述NMOS晶體管包括與第一反相電路的輸出端相連的漏極、被提供了預定電壓的柵極以及與主單元陣列的位線相連的源極。
第二負載元件可以包括PMOS晶體管，其包括與第二反相電路的輸出端相連的源極、以及共同連接到參考單元陣列的位線的漏極和柵極?？蛇x地，第二負載元件可以包括NMOS晶體管，其包括共同連接到第二反相電路的輸出端的漏極和柵極、以及與參考單元陣列的位線相連的源極。作為另一種選擇，第二負載元件可以包括NMOS晶體管，其包括與第二反相電路的輸出端相連的漏極、被提供了預定電壓的柵極以及與參考單元陣列的位線相連的源極。
在一個實施例中，感測放大器包括帶有一個或多個級的運算放大器。
依據(jù)本發(fā)明的另一方面，提供了一種用于閃存器件的讀出電路，該讀出電路包括感測放大器、第一電流反射鏡、第一反相電路、第二電流反射鏡、第二反相電路以及第三電流反射鏡。感測放大器檢測在輸入端中流動的電流，并依據(jù)檢測結果生成輸出信號。第一電流反射鏡與閃存器件中的主單元陣列的位線和感測放大器的輸入端相連，該第一電流反射鏡將主單元陣列的位線中流動的電流反射給感測放大器的輸入端。第一反相電路包括與主單元陣列的位線相連的輸入端和與第一電流反射鏡的電源端相連的輸出端。第二電流反射鏡與閃存器件中的參考單元陣列的位線相連，該第二電流反射鏡反射在參考單元陣列的位線中流動的電流。第二反相電路包括與參考單元陣列的位線相連的輸入端和與第二電流反射鏡的電源端相連的輸出端。第三電流反射鏡反射被第二電流反射鏡反射的電流到感測放大器的輸入端。
第一電流反射鏡可以包括第一PMOS晶體管，其包括與第一反相電路的輸出端相連的源極、共同連接到主單元陣列的位線的漏極和柵極；以及第二PMOS晶體管，其包括與第一反相電路的輸出端相連的源極、與第一PMOS晶體管的柵極相連的柵極、以及與感測放大器的輸入端相連的漏極。
第二電流反射鏡可以包括第一PMOS晶體管，其包括與第二反相電路的輸出端相連的源極、共同連接到參考單元陣列的位線的漏極和柵極；第二PMOS晶體管，其包括與第二反相電路的輸出端相連的源極、與第一PMOS晶體管的柵極相連的柵極、以及與第三電流反射鏡相連的漏極。
第三電流反射鏡可以包括第一NMOS晶體管，其包括共同連接到第二電流反射鏡的漏極和柵極、和與參考電壓相連的源極；以及第二NMOS晶體管，其包括與感測放大器的輸入端相連的漏極、與第一NMOS晶體管的柵極相連的柵極、以及與參考電壓相連的源極。
在一個實施例中，感測放大器包括帶有一個或多個級的單個輸入放大器。


如附圖所示，從本發(fā)明的優(yōu)選方面的詳細描述中，本發(fā)明的上述和其它的目的、特征和優(yōu)點將會很清楚，其中貫穿不同視圖，相同的參考字符代表相同的部分。附圖不一定是用作度量和強調(diào)，而是用來說明本發(fā)明的原理。在附圖中，為了清楚，放大了層和區(qū)域的厚度。另外，當一個層被描述為形成在另一個層之上或另一襯底之上時，所述層可以形成在另一層或所述襯底上，或者在該層與另一層或所述襯底之間可以插入第三層。
圖1為依據(jù)本發(fā)明一個實施例的包括讀出電路的閃存器件的圖。
圖2為在圖1中所示的閃存器件中的讀操作的時序圖。
圖3為依據(jù)本發(fā)明另一實施例的包括讀出電路的閃存器件的圖。
具體實施例方式
圖1為依據(jù)本發(fā)明一個實施例的包括讀出電路15的閃存器件的圖。參照圖1，依據(jù)本發(fā)明的實施例的讀出電路15與主單元陣列11和參考單元陣列13相連。讀出電路15將主單元陣列11的數(shù)據(jù)線DL的電壓電平與參考單元陣列13的數(shù)據(jù)線RDL的電壓電平相比較，從而讀出存儲在主單元陣列11內(nèi)的預定存儲單元MC中的數(shù)據(jù)。
主單元陣列11包括多個閃存單元MC，它們分別具有與字線WL相連的柵極，以及分別與位線BL1和BL2相連的漏極；多個選擇晶體管N1，分別連接在數(shù)據(jù)線DL和位線BL1、BL2之間，且分別由列選擇信號COL1和COL2控制。
參考單元陣列13包括參考存儲單元PMC，具有與參考字線RWL相連的柵極；選擇晶體管N2，連接在數(shù)據(jù)線RDL和參考存儲單元RMC的漏極之間，且由參考列選擇信號RCOL控制。
讀出電路15包括第一負載元件P1、第一反相電路IV1、第二負載元件P2、第二反相電路IV2以及感測放大器(SA)。
第一負載元件P1的一端與位線，即主單元陣列11中的數(shù)據(jù)線DL連接。第一反相電路IV1的輸入端與主單元陣列11中的數(shù)據(jù)線DL相連，其輸出端與第一負載元件P1的另一端相連。
第二負載元件P2的一端與位線，即參考單元陣列13中的數(shù)據(jù)線RDL連接。第二反相電路IV2的輸入端與參考單元陣列13的數(shù)據(jù)線RDL相連，其輸出端與第二負載元件P2的另一端相連。
SA包括第一輸入端，與主單元陣列11的數(shù)據(jù)線DL相連；第二輸入端，與參考單元陣列13的數(shù)據(jù)線RDL相連。SA比較主單元陣列11的數(shù)據(jù)線DL的電壓與參考單元陣列13的數(shù)據(jù)線RDL的電壓，并依據(jù)該比較結果生成輸出信號SAOUT。
第一負載元件P1由PMOS晶體管來實現(xiàn)，所述PMOS晶體管具有與第一反相電路IV1的輸出端相連的源極，以及共同連接到主單元陣列11的數(shù)據(jù)線DL的漏極和柵極?？蛇x地，第一負載元件P1可由NMOS晶體管來實現(xiàn)，所述NMOS晶體管具有共同連接到第一反相電路IV1的輸出端的漏極和柵極，以及與主單元陣列11的數(shù)據(jù)線DL相連的源極。作為另一種選擇，第一負載元件P1可由NMOS晶體管來實現(xiàn)，所述NMOS晶體管具有與第一反相電路IV1的輸出端相連的漏極、被提供了預定電壓的柵極、以及與主單元陣列11的數(shù)據(jù)線DL相連的源極。
類似地，第二負載元件P2可由PMOS晶體管來實現(xiàn)，所述PMOS晶體管具有與第二反相電路IV2的輸出端相連的源極、以及共同連接到參考單元陣列13的數(shù)據(jù)線RDL的漏極和柵極?？蛇x地，第二負載元件P2可由NMOS晶體管來實現(xiàn)，所述NMOS晶體管具有共同連接到第二反相電路IV2的輸出端的漏極和柵極，以及與參考單元陣列13的數(shù)據(jù)線RDL相連的源極。作為另一種選擇，第二負載元件P2可由NMOS晶體管來實現(xiàn)，所述NMOS晶體管具有與第二反相電路IV2的輸出端相連的漏極、被提供預定電壓的柵極、以及與參考單元陣列13的數(shù)據(jù)線RDL相連的源極。
第一和第二反相電路IV1和IV2的每一個都是由單個反相器來實現(xiàn)或者可以由各種類型的邏輯電路來實現(xiàn)。SA是電壓感測放大器，包括帶有一個或多個級的運算放大器。
下面將詳細描述依據(jù)本發(fā)明實施例的讀出電路15的工作。在啟動讀操作時，列選擇信號COL1和COL2之一被使能，以及位線BL1和BL2之一依據(jù)使能的列選擇信號COL1或COL2而連接到數(shù)據(jù)線DL。此外，字線WL被使能。因此，數(shù)據(jù)線DL的電壓電平和與數(shù)據(jù)線DL相連的位線BL1或BL2的電壓電平相同。
在該狀態(tài)中，第一反相電路IV1的輸出電流經(jīng)由第一負載元件P1被施加到數(shù)據(jù)線DL，從而增加數(shù)據(jù)線DL的電壓電平。當數(shù)據(jù)線DL的電壓電平超過第一反相電路IV1的邏輯閾值時，經(jīng)由第一負載元件P1被施加的第一反相電路IV1的輸出電流被減少。結果，數(shù)據(jù)線DL的電壓電平不會增加到預定電平之上。
第二反相電路IV2和第二負載元件P2以與第一反相電路IV1和第一負載元件P1相同的方式工作。因此，參考單元陣列13的數(shù)據(jù)線RDL的電壓電平不會增加到預定電平之上。
這種對主單元陣列11的數(shù)據(jù)線DL的電壓的箝位，減少了數(shù)據(jù)線DL，即位線的電壓中的搖擺寬度。類似地，對參考單元陣列13的數(shù)據(jù)線RDL的電壓的箝位，減少了數(shù)據(jù)線RDL的電壓中的搖擺寬度。
結果，即使在低電源電壓時SA也可以迅速地檢測存儲單元MC中流動的電流。因此，讀取速度增加，且存儲單元MC上的應力減少。圖2為在圖1中所示的閃存器件中的讀操作的時序圖。
圖3為依據(jù)本發(fā)明另一個實施例的包括讀出電路35的閃存器件的圖。參照圖3，讀出電路35與主單元陣列11和參考單元陣列13相連。讀出電路35將主單元陣列11的數(shù)據(jù)線DL中流動的電流與參考單元陣列13的數(shù)據(jù)線RDL中流動的電流相比較，從而讀出存儲在主單元陣列11內(nèi)的預定存儲單元MC中的數(shù)據(jù)。圖3中所示的主單元陣列11和參考單元陣列13與圖1所示的那些相同。
讀出電路35包括SA、第一電流反射鏡(current mirror)CM1、第二電流反射鏡CM2、第三電流反射鏡CM3、第一反相電路IV3和第二反相電路IV4。
SA檢測在其輸入端中流動的電流，并依據(jù)檢測結果生成輸出信號SAOUT。第一電流反射鏡CM1與主單元陣列11的位線，即數(shù)據(jù)線DL以及SA的輸入端相連，且將主單元陣列11的數(shù)據(jù)線DL中流動的電流反射給SA的輸入端。也就是說，由于第一電流反射鏡CM1，與在主單元陣列11的數(shù)據(jù)線DL中流動的電流相同的電流在SA的輸入端中流動。第一反相電路IV3的輸入端與主單元陣列11的數(shù)據(jù)線DL相連，并且其輸出端與第一電流反射鏡CM1的電源端VP1相連。
第二電流反射鏡CM2與參考單元陣列13的位線，即數(shù)據(jù)線RDL相連，并且反射在參考單元陣列13的數(shù)據(jù)線RDL中流動的電流。也就是說，與在參考單元陣列13的數(shù)據(jù)線RDL中流動的電流相同的電流被第二電流反射鏡CM2所反射。第二反相電路IV4的輸入端與參考單元陣列13的數(shù)據(jù)線RDL相連，并且其輸出端與第二電流反射鏡CM2的電源端VP2相連。
第三電流反射鏡CM3將被第二電流反射鏡CM2反射的電流，即在參考單元陣列13的數(shù)據(jù)線RDL中流動的電流反射到SA的輸入端。因此，在SA的輸入端中流動的電流與主單元陣列11的數(shù)據(jù)線DL中流動的電流以及在參考單元陣列13的數(shù)據(jù)線RDL中流動的電流之一相同。SA檢測此電流并依據(jù)檢測結果生成輸出電壓SAOUT。
第一電流反射鏡CM1包括PMOS晶體管P11，其具有與第一反相電路IV3的輸出端相連的源極、共同連接到主單元陣列11的數(shù)據(jù)線DL的漏極和柵極；以及PMOS晶體管P12，其具有與第一反相電路IV3的輸出端相連的源極、與PMOS晶體管P11的柵極相連的柵極、以及與SA的輸入端相連的漏極。PMOS晶體管P11與圖1中所示的實施例中的第一負載元件P1相對應。
第二電流反射鏡CM2包括PMOS晶體管P21，其具有與第二反相電路IV4的輸出端相連的源極、共同連接到參考單元陣列13的數(shù)據(jù)線RDL的漏極和柵極；以及PMOS晶體管P22，其具有與第二反相電路IV4的輸出端相連的源極、與PMOS晶體管P21的柵極相連的柵極、以及與第三電流反射鏡CM3相連的漏極。PMOS晶體管P21與圖1所示的實施例中的第二負載元件P2相對應。
第三電流反射鏡CM3包括NMOS晶體管N11，其具有與第二電流反射鏡CM2相連的漏極、與參考電壓相連的源極、以及與NMOS晶體管N12的柵極連接的柵極；NMOS晶體管N12，其具有與SA的輸入端相連的漏極、與NMOS晶體管N11的柵極相連的柵極、以及與參考電壓相連的源極。
SA是電流檢測放大器，并包括帶有一個或多個級的單個輸入放大器。
依據(jù)圖3所示的實施例的讀出電路35的操作與依據(jù)圖1所示的實施例的讀出電路15的操作類似。具體地，當啟動讀操作時，列選擇信號COL1和COL2中的一個被使能，與數(shù)據(jù)線DL相連的位線BL1和BL2中的一個根據(jù)被使能的列選擇信號COL1或COL2而連接到數(shù)據(jù)線DL。另外，字線WL被使能。因此，數(shù)據(jù)線DL的電壓電平和與數(shù)據(jù)線DL相連的位線BL1或BL2中的電壓電平相同。
在該狀態(tài)中，第一反相電路IV3的輸出電流經(jīng)由第一電流反射鏡CM1中的PMOS晶體管P11而被施加到數(shù)據(jù)線DL，從而增加了數(shù)據(jù)線DL的電壓電平。當數(shù)據(jù)線DL的電壓電平超過第一反相電路IV3的邏輯閾值時，經(jīng)由PMOS晶體管P11施加的第一反相電路IV3的輸出電流減少。結果，數(shù)據(jù)線DL的電壓電平不會增加到預定電平之上。
第二反相電路IV4和第二電流反射鏡CM2內(nèi)的PMOS晶體管P21以與第一反相電路IV3和第一電流反射鏡CM1內(nèi)的PMOS晶體管P11相同的方式操作。因此，參考單元陣列13的數(shù)據(jù)線RDL的電壓電平不會增加到預定電平之上。
這種對存儲器單元陣列11的數(shù)據(jù)線DL的電壓的箝位，減少了數(shù)據(jù)線DL，即位線的電壓中的搖擺寬度。類似地，對參考單元陣列13的數(shù)據(jù)線RDL的電壓的箝位，也減少了數(shù)據(jù)線RDL的電壓中的搖擺寬度。因此，存儲器單元陣列11的數(shù)據(jù)線DL中流動的電流被箝制在預定值，參考單元陣列13的數(shù)據(jù)線RDL中流動的電流也被箝制在預定值。
結果，即使在低電源電壓時SA也可以迅速地讀出在存儲單元MC中存儲的數(shù)據(jù)。因此，讀取速度增加，而存儲單元MC上的應力減少。
如上所述，依據(jù)本發(fā)明的用于閃存器件的讀出電路，即使在低電源電壓下仍可工作，且在低電源電壓時減少了閃存器件中的存儲單元上的應力而不會降低讀取速度。
雖然已經(jīng)參照本發(fā)明的示例性實施例詳細展示和描述了本發(fā)明，但是應該理解，在不脫離由所附權利要求限定的本發(fā)明的精神和范圍的情況下，本領域技術人員可以在形式與細節(jié)上進行各種改變。
權利要求
1.一種用于閃存器件的讀出電路，該讀出電路包括第一負載元件，包括與主單元陣列的位線相連的一端；第一反相電路，包括與所述主單元陣列的位線相連的輸入端，以及與所述第一負載元件的另一端相連的輸出端；第二負載元件，包括與參考單元陣列的位線相連的一端；第二反相電路，包括與所述參考單元陣列的位線相連的輸入端，以及與所述第二負載元件的另一端相連的輸出端；以及感測放大器，將所述主單元陣列的位線的電壓與所述參考單元陣列的位線的電壓相比較，并依據(jù)該比較結果來生成輸出信號。
2.根據(jù)權利要求1所述的讀出電路，其中所述第一負載元件包括PMOS晶體管，其包括與所述第一反相電路的輸出端相連的源極、以及共同連接到所述主單元陣列的位線的漏極和柵極。
3.根據(jù)權利要求1所述的讀出電路，其中所述第一負載元件包括NMOS晶體管，其包括共同連接到所述第一反相電路的輸出端的漏極和柵極、以及與所述主單元陣列的位線相連的源極。
4.根據(jù)權利要求1所述的讀出電路，其中所述第一負載元件包括NMOS晶體管，其具有與所述第一反相電路的輸出端相連的漏極、被提供了預定電壓的柵極以及與所述主單元陣列的位線相連的源極。
5.根據(jù)權利要求1所述的讀出電路，其中所述第二負載元件包括PMOS晶體管，其包括與所述第二反相電路的輸出端相連的源極、以及共同連接到所述參考單元陣列的位線的漏極和柵極。
6.根據(jù)權利要求1所述的讀出電路，其中所述第二負載元件包括NMOS晶體管，其包括共同連接到所述第二反相電路的輸出端的漏極和柵極、以及與所述參考單元陣列的位線相連的源極。
7.根據(jù)權利要求1所述的讀出電路，其中所述第二負載元件包括NMOS晶體管，其包括與所述第二反相電路的輸出端相連的漏極、被提供了預定電壓的柵極以及與所述參考單元陣列的位線相連的源極。
8.根據(jù)權利要求1所述的讀出電路，其中所述感測放大器包括具有一個或多個級的運算放大器。
9.一種用于閃存器件的讀出電路，所述讀出電路包括感測放大器，檢測輸入端中流動的電流，并依據(jù)檢測結果生成輸出信號；第一電流反射鏡，其與主單元陣列的位線和感測放大器的輸入端相連，該第一電流反射鏡將在所述主單元陣列的位線中流動的電流反射到所述感測放大器的輸入端；第一反相電路，其包括與所述主單元陣列的位線相連的輸入端和與所述第一電流反射鏡的電源端相連的輸出端；第二電流反射鏡，與參考單元陣列的位線相連，該第二電流反射鏡反射在所述參考單元陣列的位線中流動的電流；第二反相電路，包括與所述參考單元陣列的位線相連的輸入端和與所述第二電流反射鏡的電源端相連的輸出端；以及第三電流反射鏡，將由所述第二電流反射鏡反射的電流反射到所述感測放大器的輸入端。
10.根據(jù)權利要求9所述的讀出電路，其中所述第一電流反射鏡包括第一PMOS晶體管，其包括與所述第一反相電路的輸出端相連的源極、和共同連接到所述主單元陣列的位線的漏極和柵極；以及第二PMOS晶體管，其包括與所述第一反相電路的輸出端相連的源極、與所述第一PMOS晶體管的柵極相連的柵極、以及與所述感測放大器的輸入端相連的漏極。
11.根據(jù)權利要求9所述的讀出電路，其中所述第二電流反射鏡包括第一PMOS晶體管，包括與所述第二反相電路的輸出端相連的源極、共同連接到所述參考單元陣列的位線的漏極和柵極；以及第二PMOS晶體管，包括與所述第二反相電路的輸出端相連的源極、與所述第一PMOS晶體管的柵極相連的柵極、以及與所述第三電流反射鏡相連的漏極。
12.根據(jù)權利要求9所述的讀出電路，其中所述第三電流反射鏡包括第一NMOS晶體管，包括共同連接到所述第二電流反射鏡的漏極和柵極、和與參考電壓相連的源極；以及第二NMOS晶體管，包括與所述感測放大器的輸入端相連的漏極、與所述第一NMOS晶體管的柵極相連的柵極、以及與所述參考電壓相連的源極。
13.根據(jù)權利要求9所述的讀出電路，其中所述感測放大器包括具有一個或多個級的單個輸入放大器。
全文摘要
本發(fā)明提供一種讀出電路，該讀出電路即使在低電源電壓下仍可工作，且在低電源電壓時減少閃存器件中的存儲器單元上的應力而不降低讀取速度。該讀出電路包括第一負載元件、第一反相電路、第二負載元件、第二反相電路和感測放大器。第一負載元件包括與閃存器件內(nèi)的主單元陣列的位線相連的端。第一反相電路包括與主單元陣列的位線相連的輸入端和與第一負載元件的另一端相連的輸出端。第二負載元件包括與閃存器件內(nèi)的參考單元陣列的位線相連的端。第二反相電路包括與參考單元陣列的位線相連的輸入端和與第二負載元件的另一端相連的輸出端。感測放大器比較主單元陣列的位線的電壓和參考單元陣列的位線的電壓，并依據(jù)比較結果生成輸出信號。
文檔編號G11C7/06GK1725381SQ20051008211
公開日2006年1月25日 申請日期2005年6月29日 優(yōu)先權日2004年6月29日
發(fā)明者吳世殷 申請人:三星電子株式會社