專利名稱：用于半導(dǎo)體存儲器裝置中的延遲鎖定回路及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種延遲鎖定回路(DLL)，特別涉及一種適用于高速系統(tǒng)的DLL。
背景技術(shù)：
通常，在諸如計算機系統(tǒng)的電子電路系統(tǒng)中，使用時鐘信號作為參考信號，其用于控制執(zhí)行各種操作的時序。然而，當輸入至半導(dǎo)體存儲器裝置的外部時鐘信號被轉(zhuǎn)換為該半導(dǎo)體存儲器裝置的內(nèi)部時鐘信號時，產(chǎn)生了該外部時鐘信號與該內(nèi)部時鐘信號之間的時鐘偏斜(skew)。由于該時鐘偏斜，當從該半導(dǎo)體存儲器裝置輸出數(shù)據(jù)時，數(shù)據(jù)不能與該外部時鐘信號同步。因此，在半導(dǎo)體存儲器裝置中采用延遲鎖定回路(DLL)，用于解決上述問題。
圖1是示出了常規(guī)DLL的方框圖。
如圖所示，該常規(guī)DLL包括輸入緩沖器111、延遲線112、移位寄存器115、相位比較器114、延遲模塊113及輸出緩沖器116。
該時鐘緩沖器111緩沖外部時鐘信號CLK及該外部時鐘信號CLK的反向(inverted)版本(即外部時鐘杠信號/CLK)，以產(chǎn)生內(nèi)部時鐘信號ICLK。延遲線114接收內(nèi)部時鐘信號ICLK，以通過延遲該內(nèi)部時鐘信號ICLK來產(chǎn)生經(jīng)延遲的內(nèi)部時鐘信號。輸出緩沖器116緩沖該的延遲內(nèi)部時鐘信號，以由此產(chǎn)生經(jīng)延遲的鎖定時鐘信號DLL_CLK。
相位檢測器114比較該內(nèi)部時鐘信號ICLK的相位與從延遲模塊113輸出的反饋時鐘信號fb_clk的相位，由此基于該比較結(jié)果來產(chǎn)生第一延遲控制信號UP及第二延遲控制信號DN。
延遲模塊113將延遲的內(nèi)部時鐘信號延遲預(yù)定的延遲時間，以便補償一延遲時間。這里，待補償?shù)难舆t時間包括當外部時鐘信號CLK及外部時鐘杠信號/CLK被傳遞經(jīng)過輸入緩沖器111時產(chǎn)生的第一延遲時間；當延遲的內(nèi)部時鐘信號被傳遞經(jīng)過輸出緩沖器116時產(chǎn)生的第二延遲時間；以及當在數(shù)據(jù)與延遲鎖定時鐘信號DLL_CLK同步之后、數(shù)據(jù)被傳遞經(jīng)過數(shù)據(jù)輸出墊(DQ墊)時產(chǎn)生的飛行(flight)時間。
移位寄存器115基于該第一延遲控制信號UP及該第二延遲控制信號DN，控制該延遲線112的延遲量。
這里，如上所述，延遲模塊113對于與待補償?shù)难舆t時間相對應(yīng)的延遲量建模(model)。然而，因為工作頻率提高，所以提高了扇出(fan-out)(即延遲模塊113的驅(qū)動負載量)。因此，當常規(guī)DLL以較高工作頻率運作時，難以確保被傳遞通過該延遲模塊113的信號的特征。為解決前述問題，已開發(fā)出一種執(zhí)行時鐘信號除法的方法，由此減小輸入至延遲模塊的信號的頻率。
圖2是示出了采用前述時鐘除法方法的另一常規(guī)DLL的方框圖。
如圖所示，該常規(guī)DLL包括第一時鐘緩沖器211、第二時鐘緩沖器212、時鐘除法器213、第一延遲線214、第二延遲線215、第三延遲線216、相位比較器218、移位控制器219、移位寄存器220、第一DLL驅(qū)動器221、第二DLL驅(qū)動器222及延遲模塊217。
第一時鐘緩沖器211緩沖一外部時鐘杠信號/CLK，以產(chǎn)生與外部時鐘信號CLK的下降沿同步的下降沿時鐘信號fclk。第二時鐘緩沖器212緩沖該外部時鐘信號CLK，以產(chǎn)生與該外部時鐘信號rclk的上升沿同步的上升沿時鐘信號rclk。
第一延遲線214根據(jù)延遲量控制信號來延遲該下降沿時鐘信號fclk，由此產(chǎn)生延遲的下降沿時鐘信號ifclk。相似地，第二延遲線215根據(jù)該延遲量控制信號來延遲該上升沿時鐘信號rclk，由此產(chǎn)生延遲的上升沿時鐘信號irclk。
第一及第二DLL驅(qū)動器221及222分別接收該延遲的下降沿時鐘信號ifclk及該延遲的上升沿時鐘信號irclk，由此產(chǎn)生延遲的鎖定下降沿時鐘信號fclk及延遲的鎖定上升沿時鐘信號rclk。
時鐘除法器213將該上升沿時鐘信號rclk除以N，由此產(chǎn)生延遲監(jiān)控時鐘信號dly_in及參考時鐘信號ref，其中N是自然數(shù)(通常為8)。
第三延遲線216基于該延遲量控制信號，延遲該延遲監(jiān)控時鐘信號dly_in，由此產(chǎn)生延遲的延遲監(jiān)控時鐘信號feedback_dly。延遲模塊217將延遲的延遲監(jiān)控時鐘信號feedback_dly延遲預(yù)定的延遲時間，由此產(chǎn)生反饋時鐘信號fb_clk。延遲模塊217的作用與圖1中所示常規(guī)DLL的延遲模塊113的作用相同。
相位比較器218比較該參考時鐘信號ref的相位與該反饋時鐘信號fb_clk的相位，由此基于該比較結(jié)果來產(chǎn)生控制信號ctrl。根據(jù)該控制信號ctrl，移位控制器219產(chǎn)生右移控制信號SR及左移控制信號SL。這里，當常規(guī)DLL的延遲鎖定運作完成時，移位控制器219還產(chǎn)生延遲鎖定信號dll_lockb。
移位寄存器220基于該右移控制信號SR及該左移控制信號SL，產(chǎn)生延遲量控制信號，用于控制第一至該第三延遲線214至216的延遲量。
如上所述，該常規(guī)DLL在高工作頻率處比圖1中所示常規(guī)DLL更為合適。然而，即使該常規(guī)DLL適用于高工作頻率，但是由于額外的延遲線(即第三延遲線216)而增加了該常規(guī)DLL的尺寸。相應(yīng)地，也增加了該常規(guī)DLL的功率消耗。
此外，常規(guī)DLL中所含除法器不能改變除數(shù)，即該除法器將時鐘信號除以恒定數(shù)。因此，不可能根據(jù)工作頻率的變化來改變該恒定數(shù)。例如，在1 GHz的工作頻率處，假設(shè)恒定數(shù)為2，該除法器將時鐘信號除以2。如果工作頻率改變至2GHz，則優(yōu)選地將該時鐘信號除以較大數(shù)(例如4)。然而，由于該除數(shù)被固定為2，所以該常規(guī)DLL不能將該時鐘信號除以4。因此，當增加工作頻率時，該常規(guī)DLL可能不穩(wěn)定地運作。
此外，即使該工作頻率如此之低得，以至于不需要執(zhí)行時鐘信號除法，該常規(guī)DLL仍將該時鐘信號除以恒定數(shù)。因此，對于此情形，應(yīng)當更多地增加延遲線長度。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種延遲鎖定回路(DLL)，其在高工作頻率下穩(wěn)定地運作，用于減小功率消耗及電路尺寸。
根據(jù)本發(fā)明的一方面，提供一種用于產(chǎn)生延遲鎖定時鐘信號的延遲鎖定回路(DLL)，包括延遲線單元，用以根據(jù)延遲量控制信號，延遲外部時鐘信號，由此產(chǎn)生該延遲鎖定時鐘信號；除法器，用于將該延遲鎖定時鐘信號除以基于列地址選通(CAS)等待時間而確定的預(yù)定數(shù)，由此產(chǎn)生相除后的信號；以及延遲線控制單元，用于基于比較該外部時鐘信號與該相除后的信號的延遲信號的相位的結(jié)果，產(chǎn)生該延遲量控制信號。
根據(jù)本發(fā)明的另一方面，提供一種用于半導(dǎo)體存儲器裝置中的延遲鎖定回路，包括延遲線單元，用于根據(jù)延遲量控制信號，延遲外部時鐘信號或外部時鐘杠信號，由此產(chǎn)生該延遲鎖定時鐘信號；除法器，用于將該延遲鎖定時鐘信號除以基于列地址選通(CAS)等待時間而確定的預(yù)定數(shù)，由此產(chǎn)生相除后的信號；延遲線控制單元，用于基于比較該外部時鐘信號與該相除后的信號的延遲信號的相位的結(jié)果，產(chǎn)生該延遲量控制信號；以及多路單元，用于基于該延遲量控制信號及該比較結(jié)果，將該外部時鐘信號與該外部時鐘杠信號之一輸入至該延遲線單元。
根據(jù)本發(fā)明的又一方面，提供一種用以產(chǎn)生延遲鎖定時鐘信號的半導(dǎo)體存儲器裝置，包括緩沖單元，用以緩沖外部時鐘信號及外部時鐘杠信號，由此分別產(chǎn)生上升沿時鐘信號及下降沿時鐘信號；延遲線單元，用以根據(jù)延遲量控制信號，延遲該上升沿時鐘信號或該下降沿時鐘信號，由此產(chǎn)生該延遲鎖定時鐘信號；除法器，用于將該延遲鎖定時鐘信號除以基于列地址選通(CAS)等待時間而確定的預(yù)定數(shù)，由此產(chǎn)生相除后的信號；相位比較器，用以比較該上升沿時鐘信號的相位與該相除后的信號的延遲信號的相位，由此基于該比較結(jié)果，產(chǎn)生延遲增量控制信號及延遲減量控制信號；移位寄存器，用于基于該延遲增量控制信號及該延遲減量控制信號，產(chǎn)生該延遲量控制信號；以及多路單元，用于基于該延遲量控制信號及該比較結(jié)果，將該上升沿時鐘信號與該下降沿時鐘信號之一輸入至該延遲線單元。
根據(jù)本發(fā)明的再一方面，提供一種用于時鐘鎖定操作的延遲鎖定回路(DLL)的時鐘鎖定方法，包括步驟a)根據(jù)延遲量控制信號，延遲輸入時鐘信號，由此產(chǎn)生延遲鎖定時鐘信號；b)根據(jù)列地址選通(CAS)等待時間，對該延遲鎖定時鐘信號執(zhí)行除法，由此產(chǎn)生相除后的信號；以及c)基于比較該輸入時鐘信號與該相除后的信號的延遲信號的相位的結(jié)果，產(chǎn)生該延遲量控制信號。


從與附圖相結(jié)合的優(yōu)選實施例的如下描述中，本發(fā)明的上述和其他目的及特征將變得明顯，在附圖中圖1是示出了第一常規(guī)DLL的方框圖；圖2是示出了第二常規(guī)DLL的方框圖；圖3是示出了根據(jù)本發(fā)明第一實施例的DLL的方框圖；圖4是示出了圖3中所示相位比較器的示意電路圖；圖5是示出了輸入至圖3中所示相位比較器的時鐘信號的時序圖；及圖6是示出了根據(jù)本發(fā)明第二實施例的DLL的方框圖。
具體實施例方式
下文將參考附圖，詳細描述根據(jù)本發(fā)明的延遲鎖定回路(DLL)。
根據(jù)本發(fā)明，根據(jù)列地址選通(CAS)等待時間(latency)，執(zhí)行時鐘信號除法。由于該CAS等待時間隨工作頻率遞增而遞增，且CAS等待時間隨工作頻率遞減而遞減，所以可根據(jù)工作頻率將時鐘信號除以適當數(shù)。
圖3是示出了根據(jù)本發(fā)明第一實施例的DLL的方框圖。
如圖所示，該DLL包括第一輸入緩沖器311、第二輸入緩沖器312、多路器(multiplexer)316、多路器控制器315、延遲線單元317、移位寄存器314、相位比較器313、除法器318、延遲模塊319及輸出緩沖器320。
第一輸入緩沖器311緩沖一外部時鐘信號CLK，以產(chǎn)生上升沿時鐘信號rclk。該上升沿時鐘信號rclk的上升沿對應(yīng)于該外部時鐘信號CLK的上升沿。相似地，第二輸入緩沖器312緩沖該外部時鐘信號CLK的反向版本(即外部時鐘杠信號/CLK)，以產(chǎn)生下降沿時鐘信號fclk。該下降沿時鐘信號fclk的上升沿對應(yīng)于該外部時鐘信號CLK的下降沿。
多路器316基于從多路器控制器315輸出的選擇信號，選擇上升沿時鐘信號rclk與下降沿時鐘信號fclk之一。
延遲線單元317根據(jù)從移位寄存器314輸出的延遲量控制信號來延遲多路器316的輸出，由此產(chǎn)生經(jīng)延遲的時鐘信號。輸出緩沖器320緩沖該延遲的時鐘信號，由此產(chǎn)生延遲鎖定時鐘信號DLL_CLK。
除法器318基于列地址選通(CAS)等待時間信號CL<N:M>，對該延遲的時鐘信號執(zhí)行除法。由于該CAS等待時間根據(jù)工作頻率而變化，所以除法器318可根據(jù)該工作頻率來對該延遲的時鐘信號執(zhí)行除法。也就是，當該工作頻率提高時，除法器318將延遲的時鐘信號除以較大數(shù)。當工作頻率很低而不需要對延遲時鐘信號執(zhí)行除法時，除法器318未對該延遲的時鐘信號執(zhí)行除法就將該延遲的時鐘信號傳遞給延遲模塊319。
延遲模塊319將從除法器318輸出的相除后的時鐘信號延遲預(yù)定的延遲時間，由此產(chǎn)生反饋時鐘信號fb_clk。相位比較器313比較該上升沿時鐘信號rclk的上升沿與該反饋時鐘信號fb_clk的上升沿，由此產(chǎn)生延遲增量控制信號UP及延遲減量控制信號DN。這里，當上升沿時鐘信號rclk的相位落后于該反饋時鐘信號fb_clk的相位時，相位比較器313激活該延遲增量控制信號UP。相反，當上升沿時鐘信號rclk的相位超前于該反饋時鐘信號fb_clk的相位時，相位比較器313激活該延遲減量控制信號DN。
基于該延遲增量控制信號UP及該延遲減量控制信號DN，移位寄存器314產(chǎn)生該延遲量控制信號，由此控制延遲量，該延遲量被添加至延遲線單元317的輸入信號。
多路器控制器315基于該延遲量控制信號的最低有效位(MSB)及該延遲減量控制信號DN來產(chǎn)生該選擇信號。在當添加至延遲線單元317的輸入的延遲量被最小化時激活該延遲減量控制信號DN的情形下，多路器控制器315控制多路器316，以改變在上升沿時鐘信號rclk與下降沿時鐘信號fclk之間的選定時鐘信號。也就是，例如由于在初始狀態(tài)下，添加至延遲線單元317的輸入信號的延遲量被最小化，所以在該初始狀態(tài)下，不可能響應(yīng)于該延遲減量控制信號DN，減小被添加至延遲線單元317的輸入信號的延遲量。因此，延遲線單元317的輸入信號需要予以反向，因此多路器316選擇該下降沿時鐘信號fclk而非該上升沿時鐘信號rclk。這里，假設(shè)上升沿時鐘信號rclk由多路器316初始地選擇。
同時，可對該DLL改型，從而該相位比較器接收該外部時鐘信號CLK而非該上升沿時鐘信號rclk。
圖4是示出了圖3中所示相位比較器313的示意性電路圖。
如圖所示，相位比較器313包括D型觸發(fā)器，用以接收該反饋時鐘信號fb_clk及該上升沿時鐘信號rclk；以及反向器(inverter)，用以通過反向該D型觸發(fā)器的輸出，產(chǎn)生該延遲減量控制信號DN。
圖5是示出了輸入至相位比較器313的上升沿時鐘信號rclk及該反饋時鐘信號fb_clk的時序圖。
在(A)情形下，該上升沿時鐘信號rclk的相位落后于該反饋時鐘信號fb_clk的相位。因此，相位比較器313激活該延遲增量控制信號UP，由此增加被添加至延遲線單元317的輸入信號的延遲量。
在(B)情形下，該上升沿時鐘信號rclk的相位超前于該反饋時鐘信號fb_clk的相位。因此，相位比較器313激活該延遲減量控制信號DN，由此減小被添加至延遲線單元317的輸入信號的延遲量。
圖6是示出了根據(jù)本發(fā)明第二實施例的DLL之方框圖。
如圖所示，該DLL包括第一輸入緩沖器611、第二輸入緩沖器612、多路器616、多路器控制器615、延遲線單元617、移位寄存器614、相位比較器613、除法器618、延遲模塊619及輸出緩沖器620。
圖6所示DLL的結(jié)構(gòu)及運作與圖3所示DLL相似。與圖3中所示DLL相比較，圖6所示DLL的多路器控制器615還接收從移位寄存器614輸出的延遲量控制信號的最高有效位(MSB)和從相位比較器613輸出的延遲增量控制信號UP。
在當添加至延遲線單元617的輸入信號的延遲量被最大化時激活該延遲增量控制信號UP的情形下，不可能增加被添加至延遲線單元617的輸入信號的延遲量。因此，延遲線單元617的輸入信號需要予以反向。然而，圖3所示DLL不能處理上述情形。因此，多路器615還接收該延遲量控制信號的MSB及該延遲增量控制信號UP，以處理上述情形。
結(jié)果，在當延遲量被最小化時激活延遲減量控制信號DN的情形下，或者在當延遲量被最大化時激活延遲增量控制信號UP的情形下，多路器616改變在上升沿時鐘信號rclk與下降沿時鐘信號fclk之間的選定時鐘信號。此外，有可能將延遲線單元617的延遲線長度減少至大約一半的時鐘循環(huán)(0.5tCK)。
因此，根據(jù)本發(fā)明，一種DLL可在高工作頻率與低工作頻率下穩(wěn)定運作，且可減小延遲線長度。因此，可減小該DLL的尺寸及功率消耗。
本申請包含了與在2004年12月20日向韓國專利局提交的韓國專利申請?zhí)?004-108542相關(guān)的主題內(nèi)容，在此通過參照，援引其全部內(nèi)容。
盡管已關(guān)于特定實施例描述了本發(fā)明，但是對于本領(lǐng)域技術(shù)人員明顯的是，不脫離如所附權(quán)利要求限定的發(fā)明精神和范圍，可做出各種變化和改型。
符號說明111 輸入緩沖器112 延遲線113 延遲模塊114 相位比較器115 移位寄存器116 輸出緩沖器211 第一時鐘緩沖器212 第二時鐘緩沖器213 時鐘除法器214 第一延遲線215 第二延遲線216 第三延遲線217 延遲模塊218 相位比較器219 移位控制器220 移位寄存器221 第一DLL驅(qū)動器222 第二DLL驅(qū)動器311 第一輸入緩沖器312 第二輸入緩沖器313 相位比較器314 移位寄存器315 多路器控制器316 多路器317 延遲線單元318 除法器
319 延遲模塊320 輸出緩沖器611 第一輸入緩沖器612 第二輸入緩沖器613 相位比較器614 移位寄存器615 多路器控制器616 多路器617 延遲線單元618 除法器619 延遲模塊620 輸出緩沖器。
權(quán)利要求
1.一種用于產(chǎn)生延遲鎖定時鐘信號的延遲鎖定回路，包括延遲線單元，用于根據(jù)延遲量控制信號，延遲外部時鐘信號，由此產(chǎn)生該延遲鎖定時鐘信號；除法器，用于將該延遲鎖定時鐘信號除以基于列地址選通(CAS)等待時間而確定的預(yù)定數(shù)，由此產(chǎn)生相除后的信號；以及延遲線控制單元，用于基于該外部時鐘信號與該相除后的信號的延遲信號的相位比較結(jié)果，產(chǎn)生該延遲量控制信號。
2.如權(quán)利要求1所述的延遲鎖定回路，其中當該CAS等待時間低于預(yù)定值時，該除法器不對該延遲鎖定時鐘信號執(zhí)行除法。
3.如權(quán)利要求1所述的延遲鎖定回路，其中該延遲線控制單元包括延遲模塊，用于將該相除后的信號延遲預(yù)定的延遲時間，由此產(chǎn)生該延遲信號；相位比較器，用于比較該外部時鐘信號的相位與該延遲信號的相位，由此基于比較結(jié)果，產(chǎn)生延遲增量控制信號和延遲減量控制信號；以及移位寄存器，用于基于該延遲增量控制信號和該延遲減量控制信號，產(chǎn)生該延遲量控制信號。
4.如權(quán)利要求3所述的延遲鎖定回路，其中該相位比較器在該外部時鐘信號的相位落后于該延遲信號的相位時激活該延遲增量控制信號，或者在該外部時鐘信號的相位超前于該延遲信號的相位時激活該延遲減量控制信號。
5.如權(quán)利要求3所述的延遲鎖定回路，其中該相位比較器包括D型觸發(fā)器，用于接收該外部時鐘信號和該延遲信號，由此產(chǎn)生該延遲增量控制信號和該延遲減量控制信號。
6.一種用于半導(dǎo)體存儲器裝置中的延遲鎖定回路，包括延遲線單元，用于根據(jù)延遲量控制信號，延遲外部時鐘信號或外部時鐘杠信號，由此產(chǎn)生延遲鎖定時鐘信號；除法器，用于將該延遲鎖定時鐘信號除以基于列地址選通等待時間而確定的預(yù)定數(shù)，由此產(chǎn)生相除后的信號；延遲線控制單元，用于基于該外部時鐘信號與該相除后的信號的延遲信號的相位比較結(jié)果，產(chǎn)生該延遲量控制信號；以及多路單元，用于基于該延遲量控制信號和該比較結(jié)果，將該外部時鐘信號與該外部時鐘杠信號之一輸入至該延遲線單元。
7.如權(quán)利要求6所述的延遲鎖定回路，其中當該延遲量控制信號的最低有效位(LSB)被激活時，該多路單元確定添加至該延遲線單元的輸入信號的延遲量被最小化。
8.如權(quán)利要求7所述的延遲鎖定回路，其中當該外部時鐘信號的相位落后于該延遲信號的相位，并且該最低有效位被激活時，該多路單元改變該延遲線單元的輸入信號。
9.如權(quán)利要求8所述的延遲鎖定回路，其中當該延遲量控制信號的最高有效位(MSB)被激活時，該多路單元確定添加至該延遲線單元的輸入信號的延遲量被最大化。
10.如權(quán)利要求9所述的延遲鎖定回路，其中當該外部時鐘信號的相位超前于該延遲信號的相位之前，并且該最高有效位被激活時，該多路單元改變該延遲線單元的輸入信號。
11.如權(quán)利要求10所述的延遲鎖定回路，其中該多路單元包括多路器，用于根據(jù)選擇信號，選擇該外部時鐘信號與該外部時鐘杠信號之一；以及多路器控制器，用于根據(jù)該延遲量控制信號和該比較結(jié)果，產(chǎn)生該選擇信號。
12.如權(quán)利要求6所述的延遲鎖定回路，其中該延遲線控制單元包括延遲模塊，用于將該相除后的信號延遲預(yù)定的延遲時間，由此產(chǎn)生該延遲信號；相位比較器，用于比較該外部時鐘信號的相位與該延遲信號的相位，由此基于比較結(jié)果，產(chǎn)生延遲增量控制信號和延遲減量控制信號；以及移位寄存器，用于基于該延遲增量控制信號和該延遲減量控制信號，產(chǎn)生該延遲量控制信號。
13.如權(quán)利要求12所述的延遲鎖定回路，其中該相位比較器在該外部時鐘信號的相位落后于該延遲信號的相位時激活該延遲增量控制信號，或者在該外部時鐘信號的相位超前于該延遲信號的相位時激活該延遲減量控制信號。
14.如權(quán)利要求12所述的延遲鎖定回路，其中該相位比較器包括D型觸發(fā)器，用于接收該外部時鐘信號和該延遲信號，由此產(chǎn)生該延遲增量控制信號和該延遲減量控制信號。
15.一種用于產(chǎn)生延遲鎖定時鐘信號的半導(dǎo)體存儲器裝置，包括緩沖單元，用于緩沖外部時鐘信號和外部時鐘杠信號，由此分別產(chǎn)生上升沿時鐘信號和下降沿時鐘信號；延遲線單元，用于根據(jù)延遲量控制信號，延遲該上升沿時鐘信號或該下降沿時鐘信號，由此產(chǎn)生該延遲鎖定時鐘信號；除法器，用于將該延遲鎖定時鐘信號除以基于列地址選通(CAS)等待時間而確定的預(yù)定數(shù)，由此產(chǎn)生相除后的信號；相位比較器，用于比較該上升沿時鐘信號的相位與該相除后的信號的延遲信號的相位，由此基于比較結(jié)果，產(chǎn)生延遲增量控制信號和延遲減量控制信號；移位寄存器，用于基于該延遲增量控制信號和該延遲減量控制信號，產(chǎn)生該延遲量控制信號；以及多路單元，用于基于該延遲量控制信號和該比較結(jié)果，將該上升沿時鐘信號與該下降沿時鐘信號之一輸入至該延遲線單元。
16.如權(quán)利要求15所述的半導(dǎo)體存儲器裝置，其中當該延遲量控制信號的最低有效位(LSB)被激活時，該多路單元確定添加至該延遲線單元的輸入信號的延遲量被最小化。
17.如權(quán)利要求16所述的半導(dǎo)體存儲器裝置，其中當該上升沿時鐘信號的相位落后于該延遲信號的相位，并且該最低有效位被激活時，該多路單元改變該延遲線單元的輸入信號。
18.如權(quán)利要求17所述的半導(dǎo)體存儲器裝置，其中當該延遲量控制信號的最高有效位(MSB)被激活時，該多路單元確定添加至該延遲線單元的輸入信號的延遲量被最大化。
19.如權(quán)利要求18所述半導(dǎo)體存儲器裝置，其中當該上升沿時鐘信號的相位超前于該延遲信號的相位，并且該最高有效位被激活時，該多路單元改變該延遲線單元的輸入信號。
20.如權(quán)利要求19所述的半導(dǎo)體存儲器裝置，其中該多路單元包括多路器，用于根據(jù)選擇信號，選擇該上升沿時鐘信號與該下降沿時鐘信號之一；以及多路器控制器，用于根據(jù)該延遲量控制信號和該比較結(jié)果，產(chǎn)生該選擇信號。
21.一種用于時鐘鎖定操作的延遲鎖定回路的時鐘鎖定方法，包括步驟a)根據(jù)延遲量控制信號，延遲輸入時鐘信號，由此產(chǎn)生延遲鎖定時鐘信號；b)根據(jù)列地址選通(CAS)等待時間，對該延遲鎖定時鐘信號執(zhí)行除法，由此產(chǎn)生相除后的信號；以及c)基于該輸入時鐘信號與該相除后的信號的延遲信號的相位比較結(jié)果，產(chǎn)生該延遲量控制信號。
22.如權(quán)利要求21所述的時鐘鎖定方法，其中步驟a)還包括步驟a-1)根據(jù)該延遲量控制信號和該比較結(jié)果，選擇外部時鐘信號與外部時鐘杠信號之一；以及a-2)輸入步驟a-1)中的選定時鐘信號，作為該輸入時鐘信號。
23.如權(quán)利要求22所述的時鐘鎖定方法，其中步驟c)還包括步驟c-1)將該相除后的信號延遲預(yù)定的延遲時間，由此產(chǎn)生該延遲信號；c-2)比較該輸入時鐘信號的相位與該延遲信號的相位，由此產(chǎn)生延遲增量控制信號和延遲減量控制信號；以及c-3)基于該延遲增量控制信號和該延遲減量控制信號，產(chǎn)生該延遲量控制信號。
全文摘要
一種用于產(chǎn)生延遲鎖定時鐘信號的延遲鎖定回路(DLL)包括延遲線單元，用于根據(jù)延遲量控制信號，延遲外部時鐘信號，由此產(chǎn)生該延遲鎖定時鐘信號；除法器，用于將該延遲鎖定時鐘信號除以基于列地址選通(CAS)等待時間而確定的預(yù)定數(shù)，由此產(chǎn)生相除后的信號；以及延遲線控制單元，用于基于該外部時鐘信號與該相除后的信號的延遲信號的相位比較結(jié)果，產(chǎn)生該延遲量控制信號。
文檔編號G11C7/00GK1794580SQ20051007692
公開日2006年6月28日 申請日期2005年6月9日 優(yōu)先權(quán)日2004年12月20日
發(fā)明者李鉉雨 申請人:海力士半導(dǎo)體有限公司