專利名稱：半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(在下文中稱為SDRAM)的半導(dǎo)體集成電路器件，該存儲(chǔ)器是一種與時(shí)鐘同步操作的DRAM，并且特別涉及一種雙倍數(shù)據(jù)傳輸速率(在下文中稱為DDR)SDRAM。
背景技術(shù)：
SDRAM實(shí)現(xiàn)與外部時(shí)鐘同步的內(nèi)部存儲(chǔ)操作。常規(guī)SDRAM每個(gè)時(shí)鐘周期接收和發(fā)送一個(gè)數(shù)據(jù)片。與此不同的是，在DDR SDRAM中，時(shí)鐘被分割以便在時(shí)鐘的上升沿和下降沿都接收和發(fā)送一個(gè)數(shù)據(jù)片。因此，與常規(guī)SDRAM相比，DDR SDRAM具有雙倍數(shù)據(jù)傳輸速率。DDR SDRAM包括DDR-I SDRAM和DDR-II SDRAM，DDR-II SDRAM是DDR-I SDRAM的高級(jí)版本。
在DDR-I SDRAM中，寫延遲WL是定值“1”(即，WL＝1)。寫延遲WL是指，從一個(gè)寫命令和一個(gè)aDDRess輸入到一個(gè)半導(dǎo)體集成電路器件(芯片)的時(shí)間，到要在該aDDRess中寫入的數(shù)據(jù)輸入到該半導(dǎo)體集成電路器件(芯片)的時(shí)間所需的時(shí)鐘周期tCK的數(shù)目。
新標(biāo)準(zhǔn)，允許DDR-II SDRAM包含一個(gè)附加延遲AL作為寫延遲，該附加延遲AL是一個(gè)可變值。這使得寫延遲能夠變到它的最大值8。而且，這顯著增加了在半導(dǎo)體集成電路器件(芯片)中保存外部輸入的aDDRess信號(hào)的時(shí)限，因此，這增加了所需電路的數(shù)目。必須抑制電路數(shù)目的增加。
圖1示出了在DDR-I SDRAM中的寫操作的波形，該DDR-ISDRAM是第一相關(guān)技術(shù)的半導(dǎo)體集成電路器件。
如圖2中所示，第一相關(guān)技術(shù)的半導(dǎo)體集成電路器件，DDR-ISDRAM包括一個(gè)輸入緩沖器11和一個(gè)連在輸入緩沖器11上的命令譯碼器12。輸入緩沖器11輸入一個(gè)時(shí)鐘輸入CLK、一個(gè)命令以及一個(gè)aDDRess，然后輸出一個(gè)aDDRess PA(參見圖1中的“PA”)和一個(gè)時(shí)鐘PACLK(參看圖1中的“PACLK”)。命令譯碼器12對(duì)經(jīng)由輸入緩沖器11接收的一個(gè)寫命令(圖1中的WRITE)進(jìn)行譯碼，然后輸出譯碼后的輸出MDCAT。列aDDRess鎖存器電路13輸入時(shí)鐘PACLK、aDDRess PA以及延遲控制信號(hào)LCS，鎖存aDDRess PA并輸出一個(gè)列aDDRess CAT(參看圖1中的“CAT”)。YS(Y Selection列選擇)鎖存器電路14輸入譯碼后的輸出MDCAT和延遲控制信號(hào)LCS，鎖存譯碼后的輸出MDCAT并輸出一個(gè)YS(列選擇)控制信號(hào)MDCAYST(參看圖1中的“MDCAYST”)。
如上所述，在圖1中，DDR-I SDRAM具有一個(gè)為定值“1”的寫延遲。假定用tCK表示一個(gè)時(shí)鐘周期，那么DDR-I SDRAM具有一個(gè)等待時(shí)間，該等待時(shí)間包括一個(gè)用于輸入寫命令WRITE到芯片中的時(shí)鐘周期和隨后的一個(gè)時(shí)鐘周期(即，WL+tCK＝2tCK)。在隨后的一個(gè)時(shí)鐘周期中，DDR-I SDRAM將數(shù)據(jù)寫入在aDDRess上的存儲(chǔ)單元中，該aDDRess是在輸入寫命令(WRITE)的同時(shí)被輸入到芯片中的。就是說，在2tCK(＝WL+tCK)過去之后的一個(gè)時(shí)鐘周期中，將數(shù)據(jù)寫入到由aDDRess指定的存儲(chǔ)單元中。因此，必須在一個(gè)3tCK的周期內(nèi)保存aDDRess，該周期包括用于將數(shù)據(jù)寫入到由aDDRess指定的存儲(chǔ)單元中的時(shí)鐘周期。
如圖2中所示，要滿足這個(gè)必要條件，DDR-I SDRAM必須包括每個(gè)aDDRess一個(gè)的3位延遲計(jì)數(shù)器電路20，該電路具有六個(gè)串聯(lián)連接的鎖存器電路(圖1中的F/F #0，......，F(xiàn)/F #5)。
原因如下在DDR-I SDRAM中，是在一個(gè)寫命令輸入到芯片中之后再經(jīng)過兩個(gè)時(shí)鐘周期(定值)，才寫入數(shù)據(jù)的。因此，必須在芯片中保存用于寫入數(shù)據(jù)的aDDRess，直到自輸入寫命令之后再經(jīng)過了三個(gè)時(shí)鐘周期。在該情況下，如果一個(gè)aDDRess保存電路是由如下所述的D(延遲)觸發(fā)器(F/F)構(gòu)成的，需要如圖1中F/F #0，......，F(xiàn)/F #5所示的六個(gè)D觸發(fā)器。當(dāng)輸入時(shí)鐘PACLK和該時(shí)鐘PACLK的反向相位時(shí)，兩個(gè)串聯(lián)連接的觸發(fā)器可以將一個(gè)aDDRess保存一個(gè)時(shí)鐘周期。這里一組兩個(gè)D觸發(fā)器(F/F)表示1位，六個(gè)D觸發(fā)器(F/F)表示3位。
如圖2中所示，一個(gè)2位輸出選擇器21與3位延遲計(jì)數(shù)器電路20的輸出相連。輸出選擇器21是由延遲控制信號(hào)LCS、讀控制信號(hào)MCRDT以及寫控制信號(hào)MCWRT控制的，以便根據(jù)讀操作和寫操作來(lái)響應(yīng)不同的預(yù)定延遲而輸出延遲計(jì)數(shù)器電路20的輸出作為一個(gè)列aDDRess CAT。
YS(列選擇)鎖存器電路14包括一個(gè)接收譯碼后的輸出MDCAT的3位延遲計(jì)數(shù)器電路30和一個(gè)2位輸出選擇器31。3位延遲計(jì)數(shù)器電路30具有與3位延遲計(jì)數(shù)器電路20相同的結(jié)構(gòu)，而2位輸出選擇器31具有與2位輸出選擇器21相同的結(jié)構(gòu)。
3位延遲計(jì)數(shù)器電路30的輸出與2位輸出選擇器31相連。輸出選擇器31是由延遲控制信號(hào)LCS、讀控制信號(hào)MCRDT以及寫控制信號(hào)MCWRT控制的，以便根據(jù)讀操作和寫操作來(lái)響應(yīng)不同的預(yù)定延遲而輸出延遲計(jì)數(shù)器電路30的輸出作為一個(gè)YS控制信號(hào)MDCAYST。
圖3示出了在DDR-II SDRAM中的寫操作的波形，該DDR-IISDRAM是第二相關(guān)技術(shù)的半導(dǎo)體集成電路器件。
如圖4中所示，第二相關(guān)技術(shù)的半導(dǎo)體集成電路器件，DDR-IISDRAM包括一個(gè)輸入緩沖器110和和一個(gè)連在輸入緩沖器110上的命令譯碼器120。輸入緩沖器110輸入一個(gè)時(shí)鐘輸入CLK、一個(gè)命令以及一個(gè)aDDRess，然后輸出一個(gè)aDDRess PA(參見圖3中的“PA”)和一個(gè)時(shí)鐘PACLK(參看圖3中的“PACLK”)。命令譯碼器120對(duì)經(jīng)由輸入緩沖器110接收的一個(gè)寫命令(圖3中的“WRITE”)進(jìn)行譯碼，然后輸出譯碼后的輸出MDCAT。列aDDRess鎖存器電路130輸入時(shí)鐘PACLK、aDDRess PA以及延遲控制信號(hào)LCS，鎖存aDDRessPA并輸出一個(gè)列aDDRess CAT(參看圖3中的“CAT”)。YS(列選擇)鎖存器電路140輸入譯碼后的輸出MDCAT和延遲控制信號(hào)LCS，鎖存譯碼后的輸出MDCAT并輸出一個(gè)YS(列選擇)控制信號(hào)MDCAYST(參看圖3中的“MDCAYST”)。
圖3示出了表示從給芯片(DDR-II SDRAM)的輸入信號(hào)到Y(jié)S(列選擇)啟動(dòng)信號(hào)的波形的操作波形。該DDR-II SDRAM采用了一種通稱Posted/CAS(Column ADDRess Strobe列地址控制器)的新方法，加入了一個(gè)附加延遲AL作為該方法的一個(gè)參量。后綴“/CAS”表示一個(gè)列aDDRess選通。Posted/CAS方法允許將像READ和WRITE這樣的列命令預(yù)先輸入到芯片中。在經(jīng)過為AL設(shè)定的一個(gè)預(yù)定延遲之后，在芯片內(nèi)部發(fā)出READ或WRITE命令。另外，寫延遲WL具有一個(gè)由AL和一個(gè)/CAS延遲CL決定的可變值。這里，寫延遲WL可以表示為WL＝(AL+CL-1)。當(dāng)AL＝4而CL＝5時(shí)，寫延遲WL的當(dāng)前最大值是8(即，WL＝AL+CL-1＝4+5-1)。
在DDR-II SDRAM中，在將一個(gè)寫命令寫入到芯片中之后再經(jīng)過了(WL+2tCK)個(gè)時(shí)鐘周期，才將數(shù)據(jù)寫入一個(gè)在指定aDDRess上的存儲(chǔ)單元。例如，當(dāng)寫延遲WL是8(即，WL＝8)的時(shí)候，操作如下。DDR-II SDRAM具有一個(gè)包括8(＝WL)個(gè)時(shí)鐘周期和在該8個(gè)時(shí)鐘周期之后的2個(gè)時(shí)鐘周期(2tCK)的等待時(shí)間，該8個(gè)時(shí)鐘周期是從用于輸入一個(gè)寫命令WRITE到芯片中的第一時(shí)鐘周期到第八時(shí)鐘周期。在隨后的一個(gè)時(shí)鐘周期中，DDR-II SDRAM將數(shù)據(jù)寫入到在aDDRess上的一個(gè)存儲(chǔ)單元中，該aDDRess是在輸入寫命令WRITE的同時(shí)被輸入到芯片中的。也就是，在經(jīng)過10tCK(＝WL+2tCK)之后的一個(gè)時(shí)鐘周期中，將數(shù)據(jù)寫入到由aDDRess指定的存儲(chǔ)單元中。因此，必須在一個(gè)11tCK的周期內(nèi)保存aDDRess，該周期包括用于將數(shù)據(jù)寫入到由aDDRess指定的存儲(chǔ)單元中的時(shí)鐘周期。
如圖4中所示，要滿足這個(gè)必要條件，DDR-II SDRAM必須包括每個(gè)aDDRess一個(gè)的11位延遲計(jì)數(shù)器電路200，該延遲計(jì)數(shù)器電路200包括22個(gè)串聯(lián)連接的鎖存器電路(圖3中的F/F #0，......F/F#21)，因此顯著增加了電路的數(shù)目。
原因如下從將一個(gè)寫命令寫入到芯片中到將數(shù)據(jù)寫入到一個(gè)存儲(chǔ)單元中，DDR-II SDRAM需要一個(gè)為11個(gè)時(shí)鐘周期的最大值，這是現(xiàn)行規(guī)范。因此，aDDRess必須在芯片中保存11個(gè)時(shí)鐘周期。
如果一個(gè)aDDRess保存電路是由上述D(延遲)觸發(fā)器(F/F)構(gòu)成的，需要如圖3中F/F #0，......，F(xiàn)/F #21所示的22個(gè)D觸發(fā)器。另外，由于D觸發(fā)器的數(shù)目必須是可變的，需要額外的電路來(lái)改變D觸發(fā)器的數(shù)目。
如圖4中所示，11位延遲計(jì)數(shù)器電路200的輸出與11位輸出選擇器210相連。輸出選擇器210是由延遲控制信號(hào)LCS控制的，以便輸出延遲計(jì)數(shù)器電路200的輸出作為一個(gè)列aDDRess CAT。
YS(列選擇)鎖存器電路140包括一個(gè)接收譯碼后的輸出MDCAT的11位延遲計(jì)數(shù)器電路300和一個(gè)11位輸出選擇器310。11位延遲計(jì)數(shù)器電路300具有與11位延遲計(jì)數(shù)器電路200相同的結(jié)構(gòu)，而11位輸出選擇器310具有與11位輸出選擇器210相同的結(jié)構(gòu)。
11位延遲計(jì)數(shù)器電路300的輸出與11位輸出選擇器310相連。輸出選擇器310是由延遲控制信號(hào)LCS控制的，以便輸出延遲計(jì)數(shù)器電路300的輸出作為一個(gè)YS控制信號(hào)MDCAYST。
另外，公開號(hào)為2000-276877的日本未審查專利申請(qǐng)公開了一種像與上述兩種相關(guān)技術(shù)相關(guān)的SDRAM那樣的具有posted CAS延遲功能的SDRAM。此外，公開號(hào)為2002-25255的日本未審查專利申請(qǐng)公開了一種雙倍數(shù)據(jù)傳輸速率的SDRAM，公開號(hào)為2002-133866的日本未審查專利申請(qǐng)公開了一種具有posted CAS功能的SDRAM。

發(fā)明內(nèi)容
因此，本發(fā)明的一個(gè)目標(biāo)是提供一種具有簡(jiǎn)單電路結(jié)構(gòu)的半導(dǎo)體集成電路器件。
根據(jù)本發(fā)明的第一實(shí)施例，半導(dǎo)體集成電路器件接收命令和aDDRess。該半導(dǎo)體集成電路器件包括一個(gè)用于對(duì)命令進(jìn)行譯碼并輸出譯碼脈沖的命令譯碼器，一個(gè)用于對(duì)譯碼脈沖進(jìn)行計(jì)數(shù)作為命令的數(shù)目的命令計(jì)數(shù)器電路，一個(gè)用于響應(yīng)來(lái)自命令計(jì)數(shù)器電路的計(jì)數(shù)輸出而鎖存aDDRess的鎖存器電路，一個(gè)用于響應(yīng)譯碼脈沖而對(duì)延遲進(jìn)行計(jì)數(shù)的延遲計(jì)數(shù)器電路，一個(gè)用于當(dāng)延遲計(jì)數(shù)器電路的計(jì)數(shù)值超過預(yù)定的延遲值的時(shí)候接通一個(gè)列選擇控制信號(hào)的第一輸出電路，以及一個(gè)用于響應(yīng)接通的列選擇控制信號(hào)而輸出由鎖存器電路鎖存的aDDRess作為列aDDRess的第二輸出電路。
根據(jù)本發(fā)明的第二實(shí)施例，半導(dǎo)體集成電路器件接收寫命令和寫aDDRess。該半導(dǎo)體集成電路器件包括一個(gè)用于對(duì)寫命令進(jìn)行譯碼并輸出譯碼脈沖的寫命令譯碼器，一個(gè)用于對(duì)譯碼脈沖進(jìn)行計(jì)數(shù)作為命令的數(shù)目的命令計(jì)數(shù)器電路，一個(gè)用于響應(yīng)來(lái)自命令計(jì)數(shù)器電路的計(jì)數(shù)輸出而鎖存寫aDDRess的鎖存器電路，一個(gè)用于響應(yīng)譯碼脈沖而對(duì)延遲進(jìn)行計(jì)數(shù)的延遲計(jì)數(shù)器電路，一個(gè)用于當(dāng)延遲計(jì)數(shù)器電路的計(jì)數(shù)值超過預(yù)定的延遲值的時(shí)候接通一個(gè)列選擇控制信號(hào)的第一輸出電路，以及一個(gè)用于響應(yīng)接通的列選擇控制信號(hào)而輸出由鎖存器電路鎖存的aDDRess作為列aDDRess的第二輸出電路。半導(dǎo)體集成電路器件響應(yīng)接通的列選擇控制信號(hào)，對(duì)列aDDRess執(zhí)行寫操作。
根據(jù)本發(fā)明的第三實(shí)施例，半導(dǎo)體集成電路器件接收讀命令和讀aDDRess。該半導(dǎo)體集成電路器件包括一個(gè)用于對(duì)讀命令進(jìn)行譯碼并輸出譯碼脈沖的讀命令譯碼器，一個(gè)用于對(duì)譯碼脈沖進(jìn)行計(jì)數(shù)作為命令的數(shù)目的命令計(jì)數(shù)器電路，一個(gè)用于響應(yīng)來(lái)自命令計(jì)數(shù)器電路的計(jì)數(shù)輸出而鎖存讀aDDRess的鎖存器電路，一個(gè)用于響應(yīng)譯碼脈沖而對(duì)延遲進(jìn)行計(jì)數(shù)的延遲計(jì)數(shù)器電路，一個(gè)用于當(dāng)延遲計(jì)數(shù)器電路的計(jì)數(shù)值超過預(yù)定的延遲值的時(shí)候接通一個(gè)列選擇控制信號(hào)的第一輸出電路，以及一個(gè)用于響應(yīng)接通的列選擇控制信號(hào)而輸出由鎖存器電路鎖存的aDDRess作為列aDDRess的第二輸出電路。半導(dǎo)體集成電路器件響應(yīng)接通的列選擇控制信號(hào)，對(duì)列aDDRess執(zhí)行讀操作。


圖1是說明在DDR-I SDRAM中的寫操作的波形的時(shí)間圖，該DDR-I SDRAM是第一相關(guān)技術(shù)的半導(dǎo)體集成電路器件；圖2是DDR-I SDRAM的框圖，該DDR-I SDRAM是第一相關(guān)技術(shù)的半導(dǎo)體集成電路器件；圖3是說明在DDR-II SDRAM中的寫操作的波形的時(shí)間圖，該DDR-I SDRAM是第二相關(guān)技術(shù)的半導(dǎo)體集成電路器件；圖4是一個(gè)DDR-II SDRAM的框圖，該DDR-II SDRAM是第二相關(guān)技術(shù)的半導(dǎo)體集成電路器件；圖5是根據(jù)本發(fā)明的一個(gè)實(shí)施例的一個(gè)半導(dǎo)體集成電路器件的框圖；圖6是圖5中所示的半導(dǎo)體集成電路器件的一個(gè)具體實(shí)例的框圖；圖7示出了圖6中所示的D-F/F(1)的電路的一個(gè)實(shí)例；
圖8示出了圖6中所示的D-F/F(2)的電路的一個(gè)實(shí)例；圖9示出了圖6中所示的選擇器的電路的一個(gè)實(shí)例；圖10是說明在圖6中所示的半導(dǎo)體集成電路器件中的一個(gè)寫操作的波形的時(shí)間圖；圖11是說明在圖6中所示的半導(dǎo)體集成電路器件中的另一操作的波形的時(shí)間圖；以及圖12是說明在圖6中所示的半導(dǎo)體集成電路器件中的再一操作的波形的時(shí)間圖。
具體實(shí)施例方式
現(xiàn)在將參考附圖來(lái)說明本發(fā)明的實(shí)施例。
在根據(jù)本發(fā)明的一個(gè)DDR-II SDRAM中，預(yù)取位的數(shù)目改變了。DDR-I SDRAM具有兩個(gè)預(yù)取位，而DDR-II SDRAM具有四個(gè)預(yù)取位。除了這個(gè)變化之外，列命令的最小輸入間隔也從DDR-I SDRAM的1tCK變?yōu)?tCK。根據(jù)本發(fā)明，使用這些變化，提出了一種新方法，其中只有在輸出命令的時(shí)候才鎖存aDDRess。換句話說，在上述相關(guān)技術(shù)中，是使用在由外部時(shí)鐘生成的每個(gè)周期產(chǎn)生的內(nèi)部時(shí)鐘來(lái)鎖存aDDRess的。
圖5示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的一個(gè)半導(dǎo)體集成電路器件。這個(gè)半導(dǎo)體集成電路器件是DDR-II SDRAM。
如圖5中所示，根據(jù)該實(shí)施例的DDR-II SDRAM包括一個(gè)命令計(jì)數(shù)器電路51。根據(jù)該實(shí)施例的DDR-II SDRAM還包括在一個(gè)列aDDRess鎖存器電路130′之外的一個(gè)延遲計(jì)數(shù)器電路52和一個(gè)輸出選擇器54。列aDDRess鎖存器電路130′包括一個(gè)鎖存器電路53和一個(gè)輸出選擇器55。這種結(jié)構(gòu)減少了電路的數(shù)目，并降低了aDDRess鎖存器電路的操作頻率，從而減少了布圖面積和電力消耗。
圖4中所示的DDR-II SDRAM對(duì)于每個(gè)aDDRess具有一個(gè)延遲計(jì)數(shù)器。與此不同的是，根據(jù)該實(shí)施例的DDR-II SDRAM具有在列aDDRess鎖存器電路130′之外的延遲計(jì)數(shù)器電路52，以便減少電路的數(shù)目。換句話說，在圖4中所示的DDR-II SDRAM中，aDDRess鎖存器是連接在一起的，通過時(shí)鐘控制來(lái)順序地傳送延遲(內(nèi)部時(shí)鐘延遲)。在該實(shí)施例中，將延遲計(jì)數(shù)器電路52移出了鎖存器電路53，將對(duì)一組延遲進(jìn)行計(jì)數(shù)的延遲計(jì)數(shù)器電路52設(shè)置在列aDDRess鎖存器電路130′的外面。
通過使用由外部aDDRess生成的內(nèi)部時(shí)鐘，圖4中所示的鎖存器電路接收每一個(gè)周期的aDDRess。與此不同的是，在這個(gè)實(shí)施例中，命令譯碼器電路50檢測(cè)外部輸入命令，而命令計(jì)數(shù)器51對(duì)檢測(cè)到的命令進(jìn)行計(jì)數(shù)。通過使用來(lái)自命令計(jì)數(shù)器電路51的結(jié)果計(jì)數(shù)，順序地選擇多個(gè)鎖存器電路53中的一個(gè)，以輸入一系列的aDDRess。以下面的方式來(lái)檢索aDDRess。使由命令譯碼器電路50檢測(cè)到的一個(gè)命令通過延遲計(jì)數(shù)器電路52，以生成延遲了預(yù)期數(shù)量的周期的脈沖。用一個(gè)命令計(jì)數(shù)器58對(duì)生成的脈沖進(jìn)行計(jì)數(shù)。通過使用來(lái)自命令計(jì)數(shù)器58的結(jié)果計(jì)數(shù)，輸出選擇器55順序地選擇鎖存器電路53的輸出。由于在DDR-II規(guī)范中，列命令的最小間隔是2個(gè)時(shí)鐘，這種結(jié)構(gòu)使得aDDRess鎖存器電路的操作頻率能夠小于或等于已知的鎖存器電路的操作頻率的一半，從而減少了布圖面積和電力消耗。
圖6示出了圖5中所示的使用延遲觸發(fā)器(D-F/F)的DDR-IISDRAM的一個(gè)詳細(xì)實(shí)例。延遲觸發(fā)器D-F/F(1)和D-F/F(2)是用例如圖7和8中所示的電路配置成的。圖6中所示的選擇器是用例如圖9中所示電路配置成的。在圖7至9中，左邊的電路表示圖6中所示的相應(yīng)電路，而右邊的電路表示它們的細(xì)節(jié)。
如圖6中所示，命令譯碼器50對(duì)一個(gè)外部輸入的命令信號(hào)進(jìn)行譯碼，以檢測(cè)一個(gè)列命令(即，READ命令或WRITE命令)。
每當(dāng)輸入一個(gè)脈沖的時(shí)候，命令計(jì)數(shù)器電路51將輸出位移一位。
延遲計(jì)數(shù)器電路包括在輸入列命令之后對(duì)所需的延遲進(jìn)行計(jì)數(shù)的WRITE延遲計(jì)數(shù)器電路52和READ延遲計(jì)數(shù)器電路56。在所需的延遲之后生成一個(gè)脈沖。
aDDRess鎖存器電路53響應(yīng)來(lái)自命令計(jì)數(shù)器電路51的信號(hào)，在所需數(shù)量的周期內(nèi)保存aDDRess。
下面將說明這個(gè)詳細(xì)實(shí)例的操作。首先，將參考圖10中所示的操作波形來(lái)簡(jiǎn)要地說明從輸入到Y(jié)S(列選擇)啟動(dòng)的DDR-II SDRAM的一個(gè)寫操作。與DDR-I SDRAM相比，DDR-II SDRAM采用了一種通稱Posted/CAS(Column ADDRess Strobe)的新方法，加入了一個(gè)有效延遲(AL)作為該方法的一個(gè)參量。另外，對(duì)于DDR-I SDRAM來(lái)說是定值“1”的寫延遲(WL)，變成了一個(gè)由有效延遲(AL)和/CAS延遲(CL)決定的可變值。Posted/CAS方法允許預(yù)先將一個(gè)列命令輸入到芯片。有效延遲(AL)是一個(gè)參量，它決定在外部輸入的列命令在芯片中變得有效之前需要多少個(gè)時(shí)鐘。寫延遲(WL)是一個(gè)參量，它決定從一個(gè)列命令從外部輸入的時(shí)間到寫數(shù)據(jù)被輸入到芯片中的時(shí)間需要多少個(gè)時(shí)鐘。
圖10是在AL＝4(最大值)而CL＝5(最大值)的情況下的一個(gè)寫操作的操作波形的示意圖。圖10示出了一個(gè)波形，該波形從一個(gè)給芯片的輸入信號(hào)開始，直到給存儲(chǔ)單元的一個(gè)用于控制一個(gè)寫操作的YS控制信號(hào)為止。在該情況下，由于DDR-II SDRAM的寫延遲(WL)是最大值8(即，WL＝AL+CL-1＝4+5-1)，在輸入一個(gè)命令之后再經(jīng)過8tCK，才將寫數(shù)據(jù)DQ和數(shù)據(jù)選通信號(hào)DQS和/DQS提供給芯片。
由于DDR-II SDRAM處于4位預(yù)取模式，必須在輸入4位數(shù)據(jù)D0至D3之后(對(duì)于DDR來(lái)說需要2tCK)的一個(gè)時(shí)鐘周期內(nèi)將數(shù)據(jù)寫入存儲(chǔ)單元。也就是，在從命令輸入開始的時(shí)限10tCK(即，WL(＝8)+2tCK＝10tCK)和將數(shù)據(jù)寫到存儲(chǔ)單元所需的1tCK的時(shí)限內(nèi)，即，在總共11tCK內(nèi)，芯片必須保存一個(gè)aDDRess。
將參考圖11中所示的內(nèi)部操作波形來(lái)具體說明圖6中所示的DDR-II SDRAM的操作。
圖11是內(nèi)部信號(hào)的波形圖，該內(nèi)部信號(hào)與根據(jù)本發(fā)明的命令控制的AL鎖存器電路的操作相關(guān)。
這里，將說明一個(gè)寫操作。輸入電路(輸入緩沖器)110從芯片之外接收一個(gè)命令信號(hào)，例如/CS(Chip Select芯片選擇)、/RAS(RowADDRess Strobe行地址選通)和/WE(Write Enable寫允許)，以及一個(gè)與時(shí)鐘CK和/CK同步的aDDRess信號(hào)。一收到這些信號(hào)，輸入電路(輸入緩沖器)110就生成一個(gè)內(nèi)部時(shí)鐘信號(hào)PACLK、一個(gè)內(nèi)部命令信號(hào)以及一個(gè)內(nèi)部aDDRess信號(hào)PA，以控制芯片的內(nèi)部電路。
命令譯碼器電路50對(duì)內(nèi)部命令信號(hào)進(jìn)行譯碼，以檢測(cè)一個(gè)外部輸入的寫命令。一檢測(cè)到該寫命令，命令譯碼器50就生成一個(gè)脈沖信號(hào)MDCAT，該脈沖信號(hào)MDCAT被輸入到命令計(jì)數(shù)器電路51。
命令計(jì)數(shù)器電路51由一個(gè)6位移位寄存器構(gòu)成。命令計(jì)數(shù)器58也是由一個(gè)6位移位寄存器構(gòu)成的。
在圖6中，沒有示出觸發(fā)器的復(fù)位電路。當(dāng)輸入一個(gè)脈沖的時(shí)候，在6位輸出CACMDT<0>至<5>之中輸出一個(gè)只有一位的脈沖。每當(dāng)輸入一個(gè)脈沖的時(shí)候，將輸出脈沖移位至一個(gè)更高位。
隨后，將命令計(jì)數(shù)器電路51的輸出位CACMDT<0>至<5>的每一個(gè)與六個(gè)鎖存器電路53的每一個(gè)相連，該鎖存器電路53是在一對(duì)一的基礎(chǔ)上為一個(gè)內(nèi)部aDDRess信號(hào)PA安排的。將同一內(nèi)部aDDRess信號(hào)PA輸入到這六個(gè)鎖存器電路53中。也就是，通過每次輸入一個(gè)寫命令時(shí)發(fā)出的CACMDT<0>至<5>中的一個(gè)，順序地選擇鎖存器電路53中的一個(gè)，因此，可以鎖存內(nèi)部aDDRess信號(hào)PA。
將在輸入寫命令時(shí)生成的信號(hào)MDWRT也輸入到延遲計(jì)數(shù)器電路52中。延遲計(jì)數(shù)器電路52是由一個(gè)10位移位寄存器構(gòu)成的，并由一個(gè)內(nèi)部時(shí)鐘信號(hào)PACLK控制。在這個(gè)實(shí)施例中，內(nèi)部時(shí)鐘信號(hào)PACLK的上升沿對(duì)10位的輸出進(jìn)行移位。輸出是與輸出選擇器54相連的。根據(jù)在芯片內(nèi)設(shè)定的寫延遲(WL)來(lái)從10位中選擇一位，并將該位輸出。當(dāng)寫延遲WL＝8的時(shí)候，只選擇第10位。在輸入來(lái)自命令譯碼器電路50的譯碼后的輸出MDCAT之后再經(jīng)過了10tCK后，才生成脈沖信號(hào)MDCAYST。
脈沖信號(hào)MDCAYST控制一個(gè)用于將數(shù)據(jù)寫入存儲(chǔ)單元的YS(列選擇)接線器(switch)。脈沖信號(hào)MDCAYST也被用來(lái)與脈沖信號(hào)MDCAYST同步地從鎖存器電路53中檢索一個(gè)在芯片內(nèi)保存的預(yù)期的aDDRess。將脈沖信號(hào)MDCAYST輸入到與上述命令計(jì)數(shù)器51電路具有相同結(jié)構(gòu)的另一個(gè)命令計(jì)數(shù)器58中。
也就是，每當(dāng)輸入脈沖信號(hào)MDCAYST的時(shí)候，命令計(jì)數(shù)器58順序地對(duì)CAYST<0>至<5>的6位輸出進(jìn)行移位，并輸出它們。
在一對(duì)一的基礎(chǔ)上，將該6位信號(hào)輸入到輸出選擇器55中，該輸出選擇器55是鎖存器電路53的下游。因此，aDDRess被以與輸入它們的順序相同的順序輸出。從而實(shí)現(xiàn)了用從芯片之外輸入的命令來(lái)控制的aDDRess鎖存器電路。
當(dāng)輸入一個(gè)讀命令的時(shí)候，執(zhí)行相同的操作。但是，如圖12中所示，由于讀操作的YS(列選擇)控制是在附加延遲AL(＝4tCK)的周期之后執(zhí)行的，為讀操作配置了另一個(gè)延遲計(jì)數(shù)器56和另一個(gè)輸出選擇器57。
如上所述，根據(jù)本發(fā)明僅配置一個(gè)延遲計(jì)數(shù)器，而圖4中所示的DDR-II SDRAM為每一個(gè)aDDRess具有一個(gè)延遲計(jì)數(shù)器。另外，僅在一個(gè)列命令輸入的時(shí)候輸入aDDRess，而在圖4中所示的方法中，通過使用一個(gè)內(nèi)部時(shí)鐘在每一個(gè)周期輸入一個(gè)aDDRess。這導(dǎo)致操作頻率是圖4中所示的方法中的操作頻率的一半，鑒于在DDR-IISDRAM中，列命令之間的最小間隔是2tCK。
在命令計(jì)數(shù)器電路51、延遲計(jì)數(shù)器電路52以及鎖存器電路53中使用的觸發(fā)器和輸出選擇器55的數(shù)目可以縮減為已知DDR-IISDRAM中的大約一半，即從528縮減為264。因此，布圖面積可以縮減到一半。
由于鎖存器電路53的操作頻率減少到了一半并且消除了為每一個(gè)aDDRess配置的延遲計(jì)數(shù)器，消耗電流可以顯著減少。
下面將參考圖5來(lái)列出本發(fā)明的實(shí)施例。
(1)一種半導(dǎo)體集成電路器件，接收寫命令和寫aDDRess，并包括一個(gè)寫命令譯碼器，該譯碼器是圖5中所示的方框50中的譯碼器中的一個(gè)，用于對(duì)寫命令進(jìn)行譯碼并輸出譯碼脈沖；一個(gè)命令計(jì)數(shù)器電路51，用于對(duì)譯碼脈沖進(jìn)行計(jì)數(shù)作為命令的數(shù)目；一個(gè)鎖存器電路53，用于響應(yīng)來(lái)自命令計(jì)數(shù)器電路51的計(jì)數(shù)輸出而對(duì)寫aDDRess進(jìn)行鎖存；一個(gè)延遲計(jì)數(shù)器電路52，用于響應(yīng)譯碼脈沖而對(duì)延遲進(jìn)行計(jì)數(shù)；一個(gè)輸出選擇器54，用于當(dāng)延遲計(jì)數(shù)器電路52的計(jì)數(shù)值超過預(yù)定延遲值時(shí)接通一個(gè)列選擇控制信號(hào)MDCAYST；另一個(gè)輸出選擇器55，用于響應(yīng)接通的列選擇控制信號(hào)MDCAYST，輸出由鎖存器電路53鎖存的aDDRess作為一個(gè)列aDDRess CAT，其中，響應(yīng)接通的列選擇控制信號(hào)MDCAYST而對(duì)列aDDRess CAT執(zhí)行寫操作。
(2)一種半導(dǎo)體集成電路器件，接收讀命令和讀aDDRess，并包括一個(gè)讀命令譯碼器，該譯碼器是圖5中所示的方框50中的譯碼器中的另一個(gè)，用于對(duì)讀命令進(jìn)行譯碼并輸出譯碼脈沖；一個(gè)命令計(jì)數(shù)器電路51，用于對(duì)譯碼脈沖進(jìn)行計(jì)數(shù)作為命令的數(shù)目；一個(gè)鎖存器電路53，用于響應(yīng)來(lái)自命令計(jì)數(shù)器電路51的計(jì)數(shù)輸出而對(duì)讀aDDRess進(jìn)行鎖存；一個(gè)延遲計(jì)數(shù)器電路56，用于響應(yīng)譯碼脈沖而對(duì)延遲進(jìn)行計(jì)數(shù)；一個(gè)輸出選擇器57，用于當(dāng)延遲計(jì)數(shù)器電路56的計(jì)數(shù)值超過預(yù)定延遲值時(shí)接通一個(gè)列選擇控制信號(hào)MDCAYST；以及另一個(gè)輸出選擇器55，用于響應(yīng)接通的列選擇控制信號(hào)MDCAYST，輸出由鎖存器電路53鎖存的aDDRess作為一個(gè)列aDDRess CAT，其中，響應(yīng)接通的列選擇控制信號(hào)MDCAYST而對(duì)列aDDRess CAT執(zhí)行讀操作。
(3)根據(jù)(1)或(2)的所述半導(dǎo)體集成電路器件，其特征在于該半導(dǎo)體集成電路器件是DDR-II SDRAM。
如上所述，本發(fā)明可以提供一種具有簡(jiǎn)單電路結(jié)構(gòu)的半導(dǎo)體集成電路器件。
權(quán)利要求
1.一種接收命令和aDDRess的半導(dǎo)體集成電路器件，其包括用于對(duì)所述命令進(jìn)行譯碼并輸出譯碼脈沖的命令譯碼器；用于對(duì)所述譯碼脈沖進(jìn)行計(jì)數(shù)作為命令的數(shù)目的命令計(jì)數(shù)器電路；用于響應(yīng)來(lái)自所述命令計(jì)數(shù)器電路的計(jì)數(shù)輸出而鎖存所述aDDRess的鎖存器電路；用于響應(yīng)所述譯碼脈沖而對(duì)延遲進(jìn)行計(jì)數(shù)的延遲計(jì)數(shù)器電路；用于當(dāng)所述延遲計(jì)數(shù)器電路的計(jì)數(shù)值超過預(yù)定的延遲值的時(shí)候接通列選擇控制信號(hào)的第一輸出電路；以及用于響應(yīng)所述接通的列選擇控制信號(hào)而輸出由所述鎖存器電路鎖存的所述aDDRess作為列aDDRess的第二輸出電路。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中，所述命令是寫命令和讀命令之一。
3.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中，所述半導(dǎo)體集成電路器件是DDR-II SDRAM。
4.一種接收寫命令和寫aDDRess的半導(dǎo)體集成電路器件，其包括用于對(duì)所述寫命令進(jìn)行譯碼并輸出譯碼脈沖的寫命令譯碼器；用于對(duì)所述譯碼脈沖進(jìn)行計(jì)數(shù)作為命令的數(shù)目的命令計(jì)數(shù)器電路；用于響應(yīng)來(lái)自所述命令計(jì)數(shù)器電路的計(jì)數(shù)輸出而鎖存所述寫aDDRess的鎖存器電路；用于響應(yīng)所述譯碼脈沖而對(duì)延遲進(jìn)行計(jì)數(shù)的延遲計(jì)數(shù)器電路；用于當(dāng)所述延遲計(jì)數(shù)器電路的計(jì)數(shù)值超過預(yù)定的延遲值的時(shí)候接通列選擇控制信號(hào)的第一輸出電路；以及用于響應(yīng)所述接通的列選擇控制信號(hào)而輸出由所述鎖存器電路鎖存的所述aDDRess作為列aDDRess的第二輸出電路；其中，響應(yīng)所述接通的列選擇控制信號(hào)對(duì)所述列aDDRess執(zhí)行寫操作。
5.根據(jù)權(quán)利要求4的半導(dǎo)體集成電路器件，其中，所述半導(dǎo)體集成電路器件是DDR-II SDRAM。
6.一種接收讀命令和讀aDDRess的半導(dǎo)體集成電路器件，其包括用于對(duì)所述讀命令進(jìn)行譯碼并輸出譯碼脈沖的讀命令譯碼器；用于對(duì)所述譯碼脈沖進(jìn)行計(jì)數(shù)作為命令的數(shù)目的命令計(jì)數(shù)器電路；用于響應(yīng)來(lái)自所述命令計(jì)數(shù)器電路的計(jì)數(shù)輸出而鎖存所述讀aDDRess的鎖存器電路；用于響應(yīng)所述譯碼脈沖而對(duì)延遲進(jìn)行計(jì)數(shù)的延遲計(jì)數(shù)器電路；用于當(dāng)所述延遲計(jì)數(shù)器電路的計(jì)數(shù)值超過預(yù)定的延遲值的時(shí)候接通列選擇控制信號(hào)的第一輸出電路；以及用于響應(yīng)所述接通的列選擇控制信號(hào)而輸出由所述鎖存器電路鎖存的所述aDDRess作為列aDDRess的第二輸出電路；其中，響應(yīng)所述接通的列選擇控制信號(hào)對(duì)所述列aDDRess執(zhí)行讀操作。
7.根據(jù)權(quán)利要求6的半導(dǎo)體集成電路器件，其中，所述半導(dǎo)體集成電路器件是DDR-II SDRAM。
全文摘要
在一種半導(dǎo)體集成電路器件中，一個(gè)寫命令譯碼器對(duì)寫命令進(jìn)行譯碼并輸出譯碼脈沖。一個(gè)命令計(jì)數(shù)器電路對(duì)譯碼脈沖進(jìn)行計(jì)數(shù)，作為命令的數(shù)目。一個(gè)鎖存器電路響應(yīng)來(lái)自命令計(jì)數(shù)器電路的計(jì)數(shù)輸出而鎖存寫aDDRess。一個(gè)延遲計(jì)數(shù)器電路響應(yīng)譯碼脈沖對(duì)延遲進(jìn)行計(jì)數(shù)。該半導(dǎo)體集成電路器件還包括一個(gè)用于當(dāng)延遲計(jì)數(shù)器電路的計(jì)數(shù)值超過預(yù)定延遲值時(shí)接通一個(gè)列選擇控制信號(hào)的電路，以及一個(gè)用于響應(yīng)接通的列選擇控制信號(hào)而輸出由鎖存器鎖存的aDDRess作為列aDDRess的電路。該半導(dǎo)體集成電路器件響應(yīng)接通的列選擇控制信號(hào)而對(duì)列aDDRess執(zhí)行寫操作。
文檔編號(hào)G11C7/22GK1627521SQ20041010068
公開日2005年6月15日 申請(qǐng)日期2004年12月8日 優(yōu)先權(quán)日2003年12月8日
發(fā)明者藤澤宏樹, 久保內(nèi)修一 申請(qǐng)人:爾必達(dá)存儲(chǔ)器株式會(huì)社, 株式會(huì)社日立Ulsi系統(tǒng), 株式會(huì)社日立制作所