專利名稱：半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路的布局設(shè)計技術(shù)，涉及CMOS型SRAM(靜態(tài)隨機存取存儲器)的半導(dǎo)體存儲器。
背景技術(shù)：
近年來半導(dǎo)體的微細化取得飛速進步，開始實現(xiàn)了100nm左右的加工尺寸，但是在微細化的進展中，光刻技術(shù)成了瓶頸。從這一背景出發(fā)，作為SRAM存儲單元的布局，取代現(xiàn)在主要采用的縱型存儲單元布局，開始采用易于進行光刻加工的橫型存儲單元布局。
圖20示出了現(xiàn)有的CMOS型SRAM的縱型存儲單元的下層部的布局例子。在圖20中，100是P阱，101是N阱，102是阱的邊界線，103是源漏擴散層(在P阱100上為N型擴散層，在N阱101上為P型擴散層)，104是柵電極，105是連接擴散層103或柵電極104與第1層金屬布線(未圖示)的接觸孔，107是N溝道型存取晶體管，108是N溝道型驅(qū)動晶體管，109是P溝道型負載晶體管，110是存儲單元1個位部分的單元邊界框。
圖21示出了現(xiàn)有的CMOS型SRAM的橫型存儲單元的下層部的布局例子。在圖21中，對與圖20中對應(yīng)的部分標以相同的符號，106是以第1層金屬布線(未圖示)借助于1個接觸孔將擴散層103與柵電極104進行連接的共用接觸。圖20和圖21都示出用一對N溝道型存取晶體管107、一對N溝道型驅(qū)動晶體管108和一對P溝道型負載晶體管109構(gòu)成的6晶體管型的SRAM存儲單元，圖28示出了這樣的存儲器單元的電路圖。在圖21的橫型存儲單元的情形下，阱邊界線102在圖21中沿縱向延伸。
該橫型存儲單元通常如圖22所示，以倒裝方式配置。在圖22中，221是存儲單元陣列，222是橫型存儲單元。
另外，圖23～圖25示出了橫型存儲單元的布線布局。圖23示出了第1層金屬布線的布局，圖24示出了第2層金屬布線的布局，圖25示出了第3層金屬布線的布局，在圖23中111是第1層金屬布線。在圖24中112是第2層金屬布線，113是將第1層布線111與第2層布線112進行連接的通路部(由通路孔形成的連接部)。另外，114是正位線(在圖28中為BL)，115是負位線(在圖28中為/BL)，116是VDD電源布線，這些都用第2層布線112形成。在圖25中117是第3層金屬布線，118是將第2層布線112與第3層布線117進行連接的通路部。另外，119是字線(在圖28中為WL)，120是VSS電源布線，這些都用第3層布線117形成。
將圖20的縱型存儲單元的布局與圖21的橫型存儲單元的布局進行比較可知，在橫型存儲單元中，擴散層103和柵電極104是在同一方向延伸的直線形狀，是易于形成圖形的布局，具有比縱型存儲單元容易光刻加工的優(yōu)點。另外，由于單元的形狀是橫長形狀，所以在縱向延伸的位線長度比在縱型存儲單元中的短，位線電容量小，因而還具有有利于高速、低功率的優(yōu)點。由于對存儲單元內(nèi)的晶體管為了減小面積利用了窄的柵寬度，并且具有多個存儲單元與位線連接的結(jié)構(gòu)，所以存儲單元的驅(qū)動負載大，從而位線驅(qū)動時間是存取時間高速化的最重要的因素之一。
還有，在上述橫型存儲單元的例子中，對用第2層布線形成位線的例子(以下稱為位線2層型)進行了說明，下面再對用第3層布線形成位線的例子(以下稱為位線3層型)進行說明。位線3層型橫型存儲單元的下層部和第1層金屬布線的布局分別與在圖21、圖23中示出的位線2層型橫型存儲單元的布局相同。圖26示出了位線3層型橫型存儲單元的第2層布線的布局，圖27示出了第3層布線的布局。在該位線3層型中，如圖26所示，字線351用第2層布線112形成，另外，如圖27所示，正位線352、負位線353、VDD電源布線354和VSS電源布線355由第3層布線117形成。
位線3層型的位線的對襯底的電容量比位線2層型的小。但是，由于在第2層布線層中存在多個布線圖形，所以對襯底的電容量差起不了多大作用。另外，由于位線3層型的通路部的深度比位線2層型的大，以及正/負位線352、353的通路部與VDD電源布線354的通路部的距離近，所以存在位線352、353的通路部的寄生電容大的缺點。另外，由圖25與圖27的比較可知，位線3層型因提升至上層的信號多，故使用的通路孔的數(shù)量多，因而存在對成品率不利的可能性。但是，在位線3層型的場合，如圖27所示，正/負位線352、353的兩側(cè)被VDD電源布線354和VSS電源布線355夾住。因此，可以屏蔽本存儲單元中的正/負位線352與353之間的干擾，以及它們與鄰接存儲單元的位線的干擾這兩種干擾。
前面已敘述了橫型存儲單元在光刻方面的易加工性、位線長度短的優(yōu)點。但橫型存儲單元也有一些課題。
在位線2層型的場合，由于呈橫向非常長的形狀，所以在橫向延伸的布線非?？拷卮嬖?。具體地說，如圖25所示，由第3層的同層布線117構(gòu)成的字線119與VSS電源布線120非常靠近地長距離(存儲器區(qū)全區(qū))并排延伸，當(dāng)微細化時，存在字線119的寄生負載電容增大，因布線間隔窄對在制造工序中產(chǎn)生的粒子等的耐性差，容易引起成品率下降的課題。
另外，在位線3層型的場合，雖然如圖27所示，正/負位線352、353的兩側(cè)被VDD電源布線354和VSS電源布線355夾住，因而可以屏蔽本存儲單元中的干擾以及它們與鄰接存儲單元的位線間的干擾，但結(jié)果是，橫著排列的VDD電源布線354和VSS電源布線355，正/負位線352、353長距離并排延伸。雖然因為是橫型存儲單元可以說橫向?qū)挾扔性Ａ?，但由于?dāng)進一步微細化時多個布線圖形密接地存在，所以具有位線352、353的寄生負載電容增加的可能性，存在容易發(fā)生因粒子而引起的成品率下降的課題。
另外，作為附帶情況，在最近的系統(tǒng)LSI設(shè)計中，隨著微細化出現(xiàn)了如下的趨勢。
(1)布線多層化·隨著微細化，布線的橫截面積減小、布線間隔變窄，因而布線延遲增加。為將其減小，多以增加使用布線層數(shù)以求擴大布線寬度及布線間隔的方式進行布局，由此出現(xiàn)了系統(tǒng)LSI的布線更加多層化的趨勢·由于裝置定標或設(shè)備的低功率化的需要，LSI有低電源電壓化的趨勢。但另一方面，由于在1塊芯片上集成多個元件、并進行高速工作的需要增加，因而消耗電流有增大的趨勢。因此，加寬電源布線寬度、抑制電源電壓降低的必要性增加，有使用布線層數(shù)增多的趨勢。
(2)冗余補救技術(shù)·裝配的晶體管數(shù)，特別是裝配的存儲器容量有在系統(tǒng)LSI中增加的趨勢。因此，現(xiàn)在在DRAM等中使用的冗余補救技術(shù)也開始應(yīng)用于SRAM。
為趕上近年來的微細系統(tǒng)LSI中的上述的(1)、(2)的潮流，要求使上述的橫型存儲單元的布線結(jié)構(gòu)進一步最佳化。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供能夠減小字線及位線的寄生電容，提高成品率的半導(dǎo)體存儲器。
本發(fā)明第1～第4方面的半導(dǎo)體存儲器具備在半導(dǎo)體襯底上配置成矩陣狀，每一個都是由一對存取晶體管、一對驅(qū)動晶體管和一對負載晶體管構(gòu)成，各個區(qū)都是在半導(dǎo)體襯底上以第2導(dǎo)電類型的阱區(qū)被夾在2個第1導(dǎo)電類型的阱區(qū)之間的方式，3個阱區(qū)在行方向并排形成的、呈在行方向上長形的單元區(qū)，在單元區(qū)內(nèi)的2個第1導(dǎo)電類型的阱區(qū)的每一個區(qū)內(nèi)各形成1個存取晶體管和1個驅(qū)動晶體管，在第2導(dǎo)電類型的阱區(qū)內(nèi)形成一對負載晶體管的多個CMOS型SRAM單元，并且在構(gòu)成CMOS型SRAM單元的晶體管的上部設(shè)置多個布線層。
然后還有，第1方面的半導(dǎo)體存儲器設(shè)置了在多個布線層中的1個布線層中形成的，分別在列方向上延伸、與同一列的CMOS型SRAM單元連接，在行方向上并排配置的多條成對的位線；在與位線同層的布線層中形成的，分別配置在成對的位線之間、與同一列的CMOS型SRAM單元連接的多條高電位側(cè)電源布線(VDD電源布線)；在比位線靠上1層的布線層中形成的，分別在行方向上延伸、與同一行的CMOS型SRAM單元連接的，在列方向上并排配置的多條字線；以及在比字線靠上1層的布線層中形成的，與CMOS型SRAM單元連接的低電位側(cè)電源布線(VSS電源布線)。
按照此結(jié)構(gòu)，當(dāng)在阱邊界線延伸的縱方向(列方向)的寬度窄的橫型存儲單元中在位線的上層布線層中形成字線時，借助于在不同的布線層中形成字線和VSS電源布線，非常靠近地存在的字線與VSS電源布線(施加VSS的部分)的并排延伸距離縮短，可以減小字線的寄生電容，求得高速化，同時還可以減小由微粒引起的同層靠近布線的短路故障的概率，從而提高成品率。另外，由于在成對的正、負互補位線之間存在兼具屏蔽作用的VDD電源布線，所以可以防止由正/負位線間的耦合引起的位線的信號振幅的減小。另外，由于字線不良的概率減小，所以可以減少行冗余的裝配電路量，只在列方向設(shè)置冗余電路使面積減小，防止地址建立時間、存取時間等規(guī)格變差。另外，由于VSS電源布線和VDD電源布線是不同的布線層，所以可以防止由VDD與VSS的電源間的短路故障引起的冗余成品率下降。
第2方面的半導(dǎo)體存儲器設(shè)置了在多個布線層中的1個布線層中形成的，分別在行方向上延伸、與同一行的CMOS型SRAM單元連接，在列方向上并排配置的多條字線；在比字線靠上1層的布線層中形成的，分別在列方向上延伸、與同一列的CMOS型SRAM單元連接的，在行方向上并排配置的多條成對的位線；在與位線同層的布線層中形成的，分別配置在成對的位線之間、與同一列的CMOS型SRAM單元連接的多條高電位側(cè)電源布線(VDD電源布線)；以及在比位線靠上1層的布線層中形成的，與CMOS型SRAM單元連接的低電位側(cè)電源布線(VSS電源布線)。
按照此結(jié)構(gòu)，當(dāng)在阱邊界線延伸的縱方向(列方向)的寬度窄的橫型存儲單元中在位線的下層布線層中形成字線時，借助于在不同的布線層中形成字線和VSS電源布線，可以縮短在橫方向(行方向)并排配置的位線與VSS電源的并排延伸距離，減小位線的寄生電容，同時還可以減小由微粒引起的同層靠近布線的短路故障的概率，提高成品率。還有，由于位線通常在等待時被預(yù)充電至高電位，所以當(dāng)VSS電源與位線的短路概率減小時冗余補救率提高。另外，由于在成對的正、負互補位線之間存在兼具屏蔽作用的VDD電源布線，所以可以防止由正/負位線間的耦合引起的位線的信號振幅的減小。另外，由于VSS電源布線和VDD電源布線是不同的布線層，所以可以防止由VDD與VSS的電源間的短路故障引起的冗余成品率下降。
第3方面的半導(dǎo)體存儲器設(shè)置了在多個布線層中的1個布線層中形成的，分別在列方向上延伸、與同一列的CMOS型SRAM單元連接，在行方向上并排配置的多條高電位側(cè)電源布線(VDD電源布線)；在比高電位側(cè)電源布線靠上1層的布線層中形成的，分別在列方向上延伸、與同一列的CMOS型SRAM單元連接的，在行方向上并排配置的多條成對的位線；在比位線靠上1層的布線層中形成的，分別在行方向上延伸、與同一行的CMOS型SRAM單元連接的，在列方向上并排配置的多條字線；以及在比字線靠上1層的布線層中形成的，與CMOS型SRAM單元連接的低電位側(cè)電源布線(VSS電源布線)。
按照此結(jié)構(gòu)，對第1方面的半導(dǎo)體存儲器，借助于在與位線所在層不同的下1層布線層中配置在正/負位線之間起屏蔽作用的VDD電源布線，減小了位線的電容。所著眼的位線電位的轉(zhuǎn)換以該電容的減小量加快。據(jù)此，例如可以供給利用了5層布線的高性能的SRAM塊。
第4方面的半導(dǎo)體存儲器設(shè)置了在多個布線層中的1個布線層中形成的，分別在列方向上延伸、與同一列的CMOS型SRAM單元連接，在行方向上并排配置的多條成對的位線；在比位線靠上1層的布線層中形成的，分別在列方向上延伸、與同一列的CMOS型SRAM單元連接的，在行方向上并排配置的多條高電位側(cè)電源布線(VDD電源布線)；在比高電位側(cè)電源布線靠上1層的布線層中形成的，分別在行方向上延伸、與同一行的CMOS型SRAM單元連接的，在列方向上并排配置的多條字線；以及在比字線靠上1層的布線層中形成的，與CMOS型SRAM單元連接的低電位側(cè)電源布線(VSS電源布線)。
按照此結(jié)構(gòu)，對第1方面的半導(dǎo)體存儲器，借助于在與位線所在層不同的上1層布線層中配置在正/負位線之間起屏蔽作用的VDD電源布線，減小了位線的電容。所著眼的位線電位的轉(zhuǎn)換以該電容的減小量加快。據(jù)此，例如可以供給利用了5層布線的高性能的SRAM塊。
另外，在第1～第4方面的半導(dǎo)體存儲器中，當(dāng)CMOS型SRAM單元的各個區(qū)的行方向的寬度為列方向的寬度的2倍以上，即存儲單元(CMOS型SRAM單元)的橫方向的寬度為縱方向的2倍以上時，由第1～第4方面的半導(dǎo)體存儲器的結(jié)構(gòu)所產(chǎn)生的效果更大。
在第3、第4方面的半導(dǎo)體存儲器中，也可以是字線經(jīng)在比字線靠下1層的布線層中形成的島狀圖形與CMOS型SRAM單元的存取晶體管連接，字線與島狀圖形的連接借助于對每1個島狀圖形配置多個通路部進行。
按照此結(jié)構(gòu)，由于為了與在上層的布線層中形成的字線連接，對其下的每1個節(jié)點(島狀圖形)使用了多個通路部，因此，與配置1個通路部的情形相比，該所有通路部變?yōu)椴涣嫉母怕蚀蠓葴p小，從而抑制了成品率降低。
在第1～第4方面的半導(dǎo)體存儲器中，也可以是低電位側(cè)電源布線(VSS電源布線)經(jīng)在比低電位側(cè)電源布線靠下1層的布線層中形成的低電位側(cè)電源用島狀圖形與CMOS型SRAM單元連接，低電位側(cè)電源布線與低電位側(cè)電源用島狀圖形的連接借助于對每1個低電位側(cè)電源用島狀圖形配置多個通路部進行。
按照此結(jié)構(gòu)，為了與在上層的布線層中形成的VSS電源布線連接，對其下的每1個節(jié)點(低電位側(cè)電源用島狀圖形)使用了多個通路部，與配置1個通路部的情形相比，該所有通路部變?yōu)椴涣嫉母怕蚀蠓冉档?，因而可以抑制成品率下降?br> 在第1～第4方面的半導(dǎo)體存儲器中，也可以是低電位側(cè)電源布線(VSS電源布線)經(jīng)在與字線同層的布線層中形成的低電位側(cè)電源用島狀圖形與CMOS型SRAM單元連接，為了加寬低電位側(cè)電源用島狀圖形與字線的間隔，或者為了加寬字線的線寬，使字線彎折。
按照此結(jié)構(gòu)，在使細的字線彎折，從而加寬字線與同它同層存在的低電位側(cè)電源用島狀圖形的間隔的場合，可以減小字線的電容，減小短路故障發(fā)生的概率。另外。在加寬字線的場合，可以減小字線的電阻，減小字線斷線故障發(fā)生的概率。
在第1～第4方面的半導(dǎo)體存儲器中，也可以在行方向并排配置多條低電位側(cè)電源布線(VSS電源布線)，并且以覆蓋位線的方式配置。
按照此結(jié)構(gòu)，借助于在橫方向(行方向)并排配置VSS電源布線，可以制成每一個存儲單元具有1條VSS電源布線的結(jié)構(gòu)。在具有并排配置于縱方向(列方向)上的VSS電源布線的場合，當(dāng)字線激活時，用一條VSS電源布線供給與字線連接的所有存儲單元的單元電流，但與這樣的結(jié)構(gòu)相比，本結(jié)構(gòu)可以減小電源電壓降低，減小電遷移的影響。并且由于VSS電源布線以覆蓋處于下層的位線的形式而存在，所以對在存儲塊之上通過的信號構(gòu)成屏蔽層，既能防止存儲器的誤工作，又能在芯片設(shè)計時使信號線在存儲塊上通過。
在第1～第4方面的半導(dǎo)體存儲器中，也可以設(shè)置在與低電位側(cè)電源布線(VSS電源布線)同層的布線層中形成的、與高電位側(cè)電源布線(VDD電源布線)連接的高電位側(cè)電源增強布線。
按照此結(jié)構(gòu)，當(dāng)只用下層的VDD電源布線而電流供給能力不足時，通過在上層設(shè)置作為它的平行總線的高電位側(cè)電源增強布線(VDD增強布線)可以加強電流供給能力。
這時，借助于在構(gòu)成CMOS型SRAM單元的晶體管的襯底電位確保用的襯底接觸單元區(qū)將VDD增強布線與VDD電源布線進行連接，可以得到如下的效果。假如在各存儲單元上將下層的VDD電源布線與上層的VDD增強布線連接，則例如與字線等并排延伸的布線圖形增多。借助于與襯底接觸單元區(qū)的配置周期相同，或者以其整數(shù)倍的周期背襯VDD電源，一方面可以避免字線的負載電容增大、成品率降低，另一方面可以將VDD電源制成網(wǎng)格結(jié)構(gòu)。由于字線在未使用時為低電位，所以若不良字線為低電位，就可以進行冗余補救，但是當(dāng)因與VDD電位短路而成為高電位時，即使具有行冗余功能，也會發(fā)生冗余補救率不高的問題。但是，按照本結(jié)構(gòu)，既可以避免字線與VDD電位的短路，又可以將VDD電源制成網(wǎng)格結(jié)構(gòu)。
在第1～第4方面的半導(dǎo)體存儲器中，也可以在構(gòu)成CMOS型SRAM單元的晶體管的襯底電位確保用襯底接觸單元區(qū)內(nèi)設(shè)置在與字線同層的布線層中形成的、在行方向延伸的電源增強布線，在電源增強布線與高電位側(cè)電源布線或低電位側(cè)電源布線的交叉部將電源增強布線與高電位側(cè)電源布線或低電位側(cè)電源布線進行連接。
按照此結(jié)構(gòu)，借助于用電源增強布線在橫方向上也將VSS電源布線、VDD電源布線相互連接制成網(wǎng)格結(jié)構(gòu)，可以形成更牢固的電源系統(tǒng)。
在第1～第4方面的半導(dǎo)體存儲器中，也可以將低電位側(cè)電源布線形成網(wǎng)格狀。
按照此結(jié)構(gòu)，VSS電源布線為網(wǎng)格狀，可以形成更牢固的VSS電源系統(tǒng)。
在第3、第4方面的半導(dǎo)體存儲器中，可以使形成字線的布線層的膜厚大于比字線靠下層的布線層的膜厚。
按照此結(jié)構(gòu)，由于字線的布線膜厚大于比它靠下的布線層膜厚，所以薄層電阻值減小。據(jù)此，字線的寄生電阻減小，可以抑制布線延遲。
在第1～第4方面的半導(dǎo)體存儲器中，可以使形成低電位側(cè)電源布線的布線層的膜厚大于比低電位側(cè)電源布線靠下層的布線層的膜厚。
按照此結(jié)構(gòu)，由于VSS電源布線的布線膜厚大于比它靠下的布線層膜厚，所以薄層電阻值減小。據(jù)此，電源的寄生電阻減小，電源的電流供給能力增強。另外，由于至少在存儲單元區(qū)的VSS電源布線的布線層中不存在另外的信號線，所以即使VSS電源布線的布線層增厚，也不發(fā)生同層信號線之間的耦合噪聲增加的問題。
在第1方面的半導(dǎo)體存儲器中，作為冗余電路，可以制成不具有行冗余電路，而只具有列冗余電路的結(jié)構(gòu)。
按照此結(jié)構(gòu)，借助于有效地充分利用第1方面的半導(dǎo)體存儲器的在行方向上延伸的字線與VSS電源的短路故障的概率小的這一優(yōu)點，作為冗余電路，只裝配列冗余電路，可以避免由行冗余電路的裝配引起的面積增加，從而減小面積，實現(xiàn)性能優(yōu)越的存儲塊。
在第2方面的半導(dǎo)體存儲器中，作為冗余電路，可以制成不具有列冗余電路，而只具有行冗余電路的結(jié)構(gòu)。
按照此結(jié)構(gòu)，借助于有效地充分利用第1方面的半導(dǎo)體存儲器的位線與VSS電源的短路故障的概率小的這一優(yōu)點，作為冗余電路，只裝配行冗余電路，可以避免由列冗余電路的裝配引起的面積增加，從而減小面積，實現(xiàn)性能優(yōu)越的存儲塊。


圖1是示出本發(fā)明的第1實施例的存儲單元布局的圖。
圖2是示出第1實施例的、對1個連接部位設(shè)置2個向第4層VSS布線連接用的通路部的存儲單元布局的圖。
圖3是示出顯示圖2中的第2層及其以上的布線的存儲單元布局的圖。
圖4是示出第1實施例的在第4層布線中具有VDD和VSS的例子的圖。
圖5是示出在第1實施例的、第4層布線中具有VDD和VSS的存儲單元中，進行VDD背襯的不良例子的圖。
圖6是示出在第1實施例的SRAM塊中插入襯底接觸單元的例子的圖。
圖7是示出在第1實施例的襯底接觸單元中進行VDD背襯的布局的圖。
圖8是示出第1實施例的、顯示第2層及其以上布線的、具有彎折字線的存儲單元布局的圖。
圖9是示出第1實施例的、具有彎折的寬度寬的字線的存儲單元布局的圖。
圖10是第1實施例的行冗余和列冗余裝配塊的布局像圖。
圖11是示出本發(fā)明第2實施例的第2層及其以上布線的存儲單元布局的圖。
圖12是主要示出本發(fā)明第3實施例的存儲單元布局例的第2層布線以及第2層布線與下層的連接用通路部的圖。
圖13是主要示出第3實施例的存儲單元布局例的第3層布線以及第3層布線與下層的連接用通路部的圖。
圖14是主要示出第3實施例的存儲單元布局例的第4層布線以及第4層布線與下層的連接用通路部的圖。
圖15是主要示出第3實施例的存儲單元布局例的第5層布線以及第5層布線與下層的連接用通路部的圖。
圖16是主要示出本發(fā)明第4實施例的存儲單元布局例的第2層布線以及第2層布線與下層的連接用通路部的圖。
圖17是主要示出第4實施例的存儲單元布局例的第3層布線以及第3層布線與下層的連接用通路部的圖。
圖18是主要示出第4實施例的存儲單元布局例的第4層布線以及第4層布線與下層的連接用通路部的圖。
圖19是主要示出第4實施例的存儲單元布局例的第5層布線以及第5層布線與下層的連接用通路部的圖。
圖20是示出現(xiàn)有的縱型存儲單元的下層部的布局例的圖。
圖21是示出現(xiàn)有的橫型存儲單元的下層部的布局例的圖。
圖22是示出橫型存儲單元的配置方法的圖。
圖23是主要示出現(xiàn)有的橫型存儲單元布局例的第1層布線的圖。
圖24是主要示出現(xiàn)有的位線2層型橫型存儲單元布局例的第2層布線以及第2層布線與下層的連接用通路部的圖。
圖25是主要示出現(xiàn)有的位線2層型橫型存儲單元布局例的第3層布線以及第3層布線與下層的連接用通路部的圖。
圖26是主要示出現(xiàn)有的位線3層型橫型存儲單元布局例的第2層布線以及第2層布線與下層的連接用通路部的圖。
圖27是主要示出現(xiàn)有的位線3層型橫型存儲單元布局例的第3層布線以及第3層布線與下層的連接用通路部的圖。
圖28是CMOS型SRAM的存儲單元的電路圖。
具體實施例方式
參照

本發(fā)明的實施例。另外，下面所說的第n層布線(n＝1、2、3、...)與現(xiàn)有例相同，是在存儲單元的下層部布局之上形成的自下而上的第n層金屬布線層中形成的布線。
第1實施例利用

第1實施例。本實施例的半導(dǎo)體存儲器是由位線2層型的橫型存儲單元構(gòu)成的CMOS型SRAM。
本實施例的橫型存儲單元的下層部的布局以及其上的第1層布線、第2層布線的布局與圖21、圖23、圖24的現(xiàn)有例的相同，另外，存儲單元的配置也是如圖22所示的倒裝式配置，存儲單元的電路圖由圖28示出。圖1示出了本實施例的布線布局的一個例子。在圖1中，201是由第3層布線構(gòu)成的島狀圖形的VSS節(jié)點，202是連接第2層布線與第3層布線的通路部，203是連接第3層布線與第4層布線的通路部，204是由第4層布線構(gòu)成的VSS電源布線。
在現(xiàn)有的位線2層型橫型存儲單元中，如圖25所示，借助于第3層布線，VSS電源布線120與字線119并排延伸，而在本實施例中，如圖1所示，只設(shè)置了用于將VSS電源從上層連通到下層的連接用島狀圖形VSS節(jié)點201，借助于上層的第4層布線形成VSS電源布線204。
據(jù)此，由于字線119與VSS電源布線204并未長距離并排延伸，所以字線119的寄生電容減小，求得高速化，同時可以得到由微粒引起的字線119與VSS電源布線204的短路故障的概率減小，提高成品率的效果。在存儲單元為橫向長、具有2倍以上的縱橫比的形狀的場合，該效果更大。
然后，與現(xiàn)有例相同，借助于VDD電源布線116在正/負位線114、115之間存在，可以起到正/負位線114、115之間的屏蔽作用。在無屏蔽層、正/負位線114、115之間耦合電容量大的場合，當(dāng)一方的位線電位因存儲器的寫入/讀出工作變?yōu)榈碗娢粫r，應(yīng)為高電位的另一方位線被引至低電位，正/負位線114、115之間的電位差減小，因而發(fā)生讀出時的讀出不良、寫入工作發(fā)生不良的可能性增大。關(guān)于VDD電源布線116與位線114、115并排延伸，如果是列冗余補救，通常不太成為問題。由于位線114、115通常被預(yù)充電至高電位，處于等待狀態(tài)，所以即使VDD電源布線與位線短路，只要使用冗余電路，跳過該不良位線部分，就沒有DC的不良電流等流動，能夠作為合格芯片處理。
但是，在圖1中，由于在第4層布線中形成VSS電源布線204，所以需要連接第3層與第4層布線的通路部203。通路部的形成工序是在層間絕緣膜上開設(shè)具有非常高的深寬比的深孔，在該孔中埋入金屬物質(zhì)的工序，是加工處理難度大的工序。因此，當(dāng)為構(gòu)成邏輯所需要的通路部的層數(shù)增多時，即使縮短并排延伸布線的長度，其結(jié)果也使成品率降低，這令人擔(dān)心。
與此相對照，可以與其對應(yīng)地對1個連接部位設(shè)置多個通路部。圖2是對1個連接部位設(shè)置2個連接第3層布線與第4層布線的通路部203的例子。圖3是將注意力集中于圖2中的第2層以上的金屬布線進行標記，以求易看清的圖。
假定1個通路部達到形成不良的概率為1ppm，那么2個同時變?yōu)椴涣嫉母怕蕜t為1ppm的2次方，是非常小的概率。實際上由于存在于靠近的位置上，所以不完全是2次方，但是處理工序中的形成不良的概率大幅度減小的趨勢是正確的。另外，對1個連接部位將通路部的個數(shù)從1個變?yōu)?個時，第3層布線的VSS節(jié)點201的島狀圖形往往不是增大到2倍。其理由如下1個連接部位的通路部例如即使是1個，島狀圖形的尺寸也不由通路部203的尺寸和對該通路部的疊加規(guī)則決定，而由光刻或鑲嵌布線工序中的布線掩埋特性決定的單獨布線圖形的尺寸規(guī)則決定的情形居多。因此，由將通路部的個數(shù)從1個變?yōu)?個而引起的第3層的VSS節(jié)點201的島狀圖形的面積增加得少，字線的寄生負載容量增加得也少，成品率降低得也少。其結(jié)果是借助于對1個連接部位設(shè)置多個連接第3層的VSS節(jié)點201與第4層的VSS電源布線204的通路部，可以最大限度地發(fā)揮在第4層中配置VSS電源布線204的作用。
下面利用圖4、圖5、圖6、圖7說明對VDD電源進行增強的例子。參見圖3可知，在第4層布線層中只有VSS電源布線204，在布局中有裕量。于是，可以如圖4那樣在Pch的負載晶體管上通過第4層布線的VDD電源布線205。據(jù)此，在僅靠第2層布線的VDD電源布線116時寄生電阻值增大，不能得到充分的電源供給能力的情況下，可以借助于用第4層布線的VDD電源布線205背襯第2層布線的VDD電源布線116來增強VDD電源。
另外。為了將該第4層的VDD電源布線205與在下層延伸的第2層的VDD電源布線116連接，如圖5所示，在各存儲單元內(nèi)制作了第3層布線的島狀圖形的電源節(jié)點206，當(dāng)與第2層的VDD電源布線116連接時，第3層中的字線119與島狀VDD電源節(jié)點206和島狀VSS電源節(jié)點201并排延伸距離增加，導(dǎo)致寄生電容增加、成品率下降。
于是，在本實施例中，如圖6所示，在周期性地配置在存儲單元陣列中的、用于得到襯底接觸的單元300(以下稱襯底接觸單元，為了闡明概念，圖6將配置在襯底接觸單元300之間的存儲單元302的數(shù)量減少，進行了描繪)中，如圖7所示，經(jīng)由第3層布線的VDD節(jié)點301將第2層VDD電源布線116與第4層VDD電源布線205進行連接。由于在襯底接觸單元部不存在字線，所以第3層較空。在圖7中雖將第3層的VDD節(jié)點301表示成島狀布局，但也可以制成只在襯底接觸單元部在存儲器陣列上沿橫向延伸的布線。另外，對在襯底接觸單元部配置的橫向的第3層增強電源，無論是VDD還是VSS，可以進行將VDD與VSS交互配置等措施。據(jù)此，如圖5所示，與對每個存儲單元進行VDD連接的情形相比，可以抑制成品率的降低，增強電源的能力。
還有，在圖1的例子、圖2(圖3)的例子中，在第4層布線中只存在VSS電源布線204，不存在圖4那樣的VDD電源布線205。當(dāng)VDD與VSS在同層金屬中存在、發(fā)生該VDD與VSS短路故障時，由于不能夠借助于僅僅跳過不良單元、使用備用單元這種冗余方法來防止在VDD與VSS之間流過的短路電流，所以不能夠通過冗余補救使不合格芯片變合格。特別是在最近的Cu布線的形成中，采用了稱為鑲嵌的掩埋工藝，當(dāng)在CMP研磨工序中存在塵埃時會發(fā)生由稱為微劃痕的擦傷引起的布線短路。因此，即使確保由光刻、控制微粒的實力所預(yù)計的充分的布線間隔，也會發(fā)生布線短路故障。即，VDD與VSS之間的電源間短路故障不能用將存儲單元替換為備用單元的冗余補救技術(shù)補救，如圖1的例子、圖2(圖3)的例子所示，將存儲單元的第4層只制作成VSS電源布線204，可以防止由電源間的短路故障引起的冗余成品率下降，在考慮冗余補救成品率時非常有效。另外，由于存儲單元在存儲塊上的占據(jù)面積的比例非常高，并且存儲區(qū)在系統(tǒng)LSI上占據(jù)的比例也非常高，所以對存儲單元采取措施對芯片成品率也是有效的。
配置在第4層的VSS電源布線204的圖形雖然也可以制成完整的片狀，但制成線和空間形狀或者后述的網(wǎng)格狀適合最近的Cu鑲嵌布線。其理由是寬度寬的布線在CMP工序中易出現(xiàn)由于研磨墊具有彈性而產(chǎn)生的稱為表面凹陷的布線部的凹坑，由于其平坦性變壞，所以易發(fā)生由焦深不足引起的光刻不良等。通過將VSS電源布線204制成線和空間形狀或網(wǎng)格狀，可以將該圖形面積集中在某區(qū)域內(nèi)的規(guī)定的圖形面積范圍內(nèi)，成為處理加工容易的布局圖形。
當(dāng)將上述的第4層的VSS電源布線204的圖形制成網(wǎng)格狀時，將在圖1、圖2(圖3)中的在縱向延伸的VSS電源布線204再在橫向進行連接，形成網(wǎng)格狀電源。由此可以形成更牢固的VSS電源系統(tǒng)。這既可以在存儲單元單位中進行連接形成網(wǎng)格狀，也可以只在襯底接觸單元部進行連接，形成網(wǎng)格狀。另外，由于第4層只是VSS電源布線，所以關(guān)于上述的冗余補救成品率的優(yōu)點也不會失去。
另外，在圖1的例子、圖2(圖3)的例子中，VSS電源布線204在同P阱與N阱相接的阱邊界線一致的方向上，以覆蓋位線114、115的方式延伸。假如設(shè)定VSS電源布線在橫向延伸，由于作為存儲器的動作由在橫向延伸的字線119選擇的橫的一列的存儲單元一齊接通，所以必須用在橫向延伸的一條VSS電源布線供給多個存儲單元的電流的總和。但是，如果具有縱向的VSS電源布線204，由于各存儲單元的每一個都具有VSS電源，所以即使橫的一列存儲單元同時被字線119選擇，也能夠抑制電源電壓的降低量。
附帶說一下，即使在第4層不存在VDD電源布線，作為SRAM也不會有大的缺點。其理由是由于在寫入/讀出工作后將位線向VDD電位的提升由在數(shù)據(jù)I/O部等存儲單元區(qū)外配置的預(yù)充電晶體管完成，所以存儲單元中的VDD電源只要具有將位線提升至高電位側(cè)，在寫入時使自己單元中保持的數(shù)據(jù)反轉(zhuǎn)這樣的程度的能力即可，無需那么強大的電流供給能力。
另外，借助于以覆蓋位線114、115的方式配置第4層布線的VSS電源布線204，當(dāng)在存儲塊的上層通過芯片上的其他信號線時具有進行屏蔽的功能。借助于第4層VSS電源布線204作為屏蔽線而存在，可以保護以微小電位差進行工作的位線114、115，防止由噪聲引起的誤工作。
下面說明將VDD、VSS的電源制成網(wǎng)格結(jié)構(gòu)以進行強化的方法。有如圖1的例子、圖2(圖3)的例子那樣，VDD電源布線116、VSS電源布線204在縱向延伸的情形，具有在橫向也以一定的間隔相互連接、將VDD電源和VSS電源制成網(wǎng)格結(jié)構(gòu)的情形。這時，用第3層布線在與阱邊界線垂直的方向上加強VDD電源或VSS電源。VDD和VSS能連通的程度是在以最小的高度構(gòu)成襯底接觸單元部時第3層布線可以在橫向通過1條的程度。由于在襯底接觸單元部不存在字線119，所以借助于利用第3層布線使VSS或VDD，或者VDD和VSS在該襯底接觸單元部在橫向交互通過，在該通過的布線與VDD電源布線116或VSS電源布線204的交叉部將該通過的布線進行連接，可以將電源制成網(wǎng)格結(jié)構(gòu)以進行強化。
另外，在上述的圖1～圖4等所示的各例中，第3層的島狀VSS節(jié)點201只是夾著字線119在對角位置上存在。于是，如圖8的例子所示，在存儲單元內(nèi)將第3層的字線207彎折。由于存儲單元如圖22所示以倒裝方式配置，所以采用此形狀，字線不會有問題。在如圖8的字線207那樣寬度較窄時，可以加寬它與島狀VSS節(jié)點201的間隔，減小布線電容量和抑制起因于微粒的成品率不良。另外，在如圖9那樣加寬布線寬度的場合制成彎折型、寬度寬的字線208時，可以將字線的電阻抑制小，以減小字線208斷線故障的可能性。字線207、208的彎折可以是45度、90度，也可以利用若干級微小的臺階長時間地進行變化。
另外，在圖1、圖2(圖3)、圖8的例子中，增厚了第4層布線的膜厚。由于至少在存儲單元部，第4層只有VSS電源布線204，不存在位線、字線這些重要的信號線，所以即使增厚該膜厚也不存在近距離信號布線之間的耦合電容量增加的問題，因此，能夠只是將該薄層電阻值減小的優(yōu)點充分地發(fā)揮出來。存儲單元所需的電源能力對于VSS的要比對VDD的高。由于在第2層存在的VDD電源布線116不需要那么高的電源供給能力，所以采用薄的膜厚也能夠具有充分的電源供給能力。
在以上所述的本實施例中，由于如利用圖1說明的那樣，VSS節(jié)點201只是在與沿行方向延伸的字線119同層的第3層中配置成島狀圖形，所以達到字線119與VSS電源的短路故障的概率減小。有效利用該存儲單元的優(yōu)點，作為冗余電路可以制成不具有行冗余電路，只具有列冗余電路的結(jié)構(gòu)。利用圖10對此進行說明。
圖10是裝配了行冗余電路和列冗余電路兩方的情形的塊的像圖。在圖10中，310是冗余補救用行譯碼器，311是行冗余用備用存儲單元，312是列冗余用備用存儲單元，313是行譯碼器部，314是控制部，315是數(shù)據(jù)輸入輸出部。
關(guān)于冗余補救，根據(jù)其實現(xiàn)手段存在種種方法，但移動冗余用的選擇電路、地址一致檢測電路這樣的附加電路和備用存儲單元是一定需要的。這里，既有面積增加的缺點，也有地址建立時間、存取時間等存儲器特性方面的重要規(guī)格變差的缺點。通過采用本實施例中的存儲單元，由于字線與VSS短路、因而在字線方向集中形成不良的概率減小，所以裝配行冗余補救電路的必要性降低。這時，如果采用圖8、圖9的彎折字線，也能抑制字線不良。
采用難以在該字線方向產(chǎn)生不良的存儲單元，通過只形成列冗余用的裝配冗余電路和備用存儲單元，可以取消圖10中的冗余補救用行譯碼器310和行冗余用備用存儲單元311，從而使面積減小。另外，通過取消設(shè)置在控制部314內(nèi)或行譯碼器部313中的行冗余用地址一致電路、移動冗余用電路等，可以避免地址建立時間、存取時間等存儲器特性方面的重要規(guī)格因裝配了冗余補救電路而變差。
另外，在本實施例的場合，由于VSS電源布線204是與位線114、115不同的布線層，所以不發(fā)生如字線設(shè)置在位線的下層的現(xiàn)有例的圖27所示那樣的，由VSS電源布線355與位線352、353在同層中長距離地并排延伸所引起的位線352、353的寄生負載電容增加和起因于微粒的VSS電源布線355與位線352、353的短路故障所引起的成品率下降的問題。在后述的第3、第4實施例的場合同樣也不發(fā)生這些問題。
第2實施例利用

第2實施例。本實施例的半導(dǎo)體存儲器是由位線3層型的橫型存儲單元構(gòu)成的CMOS型SRAM。
本實施例的橫型存儲單元的下層部的布局以及其上的第1層布線的布局與圖21、圖23的位線2層型的相同，另外，存儲單元的配置也是如圖22所示的倒裝式配置，存儲單元的電路圖由圖28示出。
圖11示出了本實施例中的第2層及其以上的布線布局的一個例子。如圖11所示，字線351由第2層布線112形成，利用第3層布線形成正位線352、負位線353、VDD電源布線354，利用第4層布線形成VSS電源布線204。在現(xiàn)有的位線3層型的圖27的場合，借助于第3層布線，VDD電源布線354與VSS電源布線355、正/負位線352、353長距離地并排延伸，當(dāng)微細化取得進展時具有位線352、353的寄生負載電容增加的可能性，另外還容易引起起因于微粒的成品率下降。于是，在本實施例中，如圖11所示，制成了將與位線352、353并排延伸的第3層的VSS電源布線只制成用于從上層向下層連通的連接用島狀VSS節(jié)點201，在上層的第4層中具有VSS電源布線204的形狀。由于位線352、353與同其并排延伸的VSS電源布線的并排延伸距離縮短，所以位線電容減小，并且對處理工序中的微粒等的耐性增強，故成品率提高。
這里，由于在第4層布線中形成VSS電源布線204，所以也需要連接第3層與第4層的通路部203。與實施例1相同，針對為構(gòu)成邏輯所必須的通路部的層數(shù)增加引起的成品率降低的擔(dān)心，應(yīng)對的措施是在圖11中對1個連接部位設(shè)置多個通路部203。至于在第4層布線中只存在VSS電源布線204，不存在VDD電源布線，以及VSS電源布線204在與阱邊界線平行的方向上以覆蓋位線352、353的方式延伸，具有與在第1實施例中說明過的效果相同的效果。
另外，如在第1實施例中說明過的那樣，也可以借助于在第4層中還設(shè)置VDD電源布線205(參照圖4、圖7)，背襯第3層的VDD電源布線來加強VDD電源。
另外，如在第1實施例中說明過的那樣，也可以將第4層的VSS電源布線204的圖形制成完整的片狀，但制成線和空間形狀或網(wǎng)格狀適合最近的Cu鑲嵌布線。
另外，也可以如在第1實施例中說明過的那樣，如圖11那樣地在與字線351同層的第2層布線中在襯底接觸單元部將在縱向延伸的第4層的VSS電源布線204、第3層的VDD電源布線354在橫向相互連接，將VDD電源和VSS電源制成網(wǎng)格結(jié)構(gòu)來強化電源。
另外，也可以如在第1實施例中說明過的那樣，借助于增厚第4層布線的膜厚使VSS電源布線204的薄層電阻值減小，從而使寄生電阻減小，增強電源的供給能力。
另外，借助于采用本實施例中的存儲單元，由于位線352、353與VSS短路，因而在位線方向集中形成不良的概率減小，所以裝配列冗余補救電路的必要性降低。借助于只形成行冗余用的裝配冗余電路和備用存儲單元，可以避免由裝配列冗余補救電路引起的面積增加使面積減小，實現(xiàn)性能優(yōu)良的存儲塊。
另外，在本實施例的場合，由于VSS電源布線204是與字線351不同的布線層，所以不發(fā)生如字線設(shè)置在位線的上層的現(xiàn)有例的圖25所示那樣的、因VSS電源布線120與字線119在同層中長距離地并排延伸引起的字線119的寄生負載電容增加和起因于微粒的VSS電源布線120與字線119的短路故障引起的成品率下降的問題。
第3實施例利用

第3實施例。
在第1、第2實施例所示的例子中，存儲單元的布局到第4層布線結(jié)束。但是，采用更多層數(shù)布線的LSI雖然對成品率下降多少有些擔(dān)心，但是在需要非常高的工作速度的場合等，以在第1、第2實施例中說明過的思考為基礎(chǔ)，可以構(gòu)成采用5層布線的存儲單元。
在本實施例中，橫型存儲單元的下層部的布局以及其上的第1層布線的布局與圖21、圖23的相同，另外，存儲單元的配置也是如圖22所示的倒裝式配置，存儲單元的電路圖由圖28示出。在圖12、圖13、圖14、圖15中示出了本實施例中的第2層、第3層、第4層、第5層的布線布局的一個例子。在圖12～圖15中，401是島狀的第2層布線的正位線連接用節(jié)點，402是島狀的第2層布線的負位線連接用節(jié)點，403是第3層布線的正位線，404是第3層布線的負位線，405是連接第2層布線與第3層布線的通路部，406是島狀的第3層布線的VSS節(jié)點，412是連接第4層布線的字線419與第3層布線的島狀圖形的通路部，413是第5層布線的VSS電源布線，414是第5層的VSS電源布線413與第4層的島狀VSS節(jié)點418的連接用通路部，415是存儲單元1個位的單元邊界框，416是連接第4層布線的VSS節(jié)點418與第3層布線的VSS節(jié)點406的VSS連接用通路部。
在第1實施例中，在正/負位線之間以同層金屬布線配置了兼具屏蔽作用的VDD電源布線，而在本實施例中，如圖12所示，在第2層中配置了VDD布線116，如圖13所示，在第3層中配置了正/負位線403、404。據(jù)此，雖然在本單元內(nèi)的正/負位線403、404之間沒有屏蔽層，但位線電容本身的絕對值減小。設(shè)VDD電源布線的寬度為W，VDD電源布線與位線的間距為d，則當(dāng)在位線403與404之間沒有與它們同層的VDD電源布線時，正/負位線間的電容量為C∝ε÷(W+2*d)，而當(dāng)VDD電源布線在同層中存在時，有C∝ε÷d。通過取消屏蔽層雖然產(chǎn)生了正/負位線間的干涉，但如果使它們的距離變遠以減小正/負位線之間的耦合電容，則會因寄生電容減小而位線的轉(zhuǎn)移時間加快，從而可以使存取高速化。
然后，如圖14那樣，在第4層配置字線419，作為第4層的VSS電源布線只存在連接用島狀圖形的VSS節(jié)點418。如圖15那樣，在第5層配置VSS電源布線413。
這里，由于以第5層布線形成VSS電源布線413，所以連接第4層與第5層的通路部414是必要的，借助于對1個連接部位設(shè)置多個該通路部414，可以抑制因通路部層數(shù)增加引起的成品率下降。關(guān)于在第5層布線中只存在VSS電源布線413，而不存在VDD電源布線，以及VSS電源布線413在與阱邊界線平行的方向上以覆蓋位線403、404的方式延伸，雖然布線層不相同，但具有與在第1實施例中說明過的效果相同的效果。
另外，布線層雖然不同，也可以如在第1實施例中說明過的那樣，借助于在與VSS電源布線413同層的第5層中還設(shè)置VDD電源布線205(參照圖4、圖7)，背襯第2層的VDD電源布線116來加強VDD電源。
另外，布線層雖然不同，但如在第1實施例中說明過的那樣，也可以將第5層的VSS電源布線413的圖形制成完整的片狀，不過制成線和空間形狀或網(wǎng)格狀適合最近的Cu鑲嵌布線。
另外，布線層雖然不同，但如在第1實施例中說明過的那樣，借助于如圖8那樣彎折字線419，再如圖9那樣加寬布線寬度制成彎折型、寬度寬的字線，可以得到同樣的效果。
另外，借助于使作為信號線只存在字線419的第4層的膜厚大于第3層及其以下的層的布線膜厚，或者使只存在VSS電源布線413的第5層的膜厚大于第3層及其以下的層的布線膜厚，還可以抑制字線419、VSS電源布線413的電阻值，從而能夠抑制布線延遲和增強電源的供給能力。
第4實施例利用

第4實施例。
在本實施例中，橫型存儲單元的下層部的布局以及其上的第1層布線的布局與圖21、圖23的相同，另外，存儲單元的配置也是如圖22所示的倒裝式配置，存儲單元的電路圖由圖28示出。在圖16、圖17、圖18、圖19中示出了本實施例中的第2層、第3層、第4層、第5層的布線布局的一個例子。在圖16～圖19中，407是第2層布線的正位線，408是第2層布線的負位線，409是島狀的第2層布線的VDD節(jié)點，410是第3層布線的VDD布線，411是第4層布線的彎折型字線，417是島狀的第4層布線的VSS節(jié)點。
本實施例與第3實施例一樣，是采用5層布線的存儲單元結(jié)構(gòu)。在第3實施例中，VDD電源布線是第2層，位線是第3層，與此相對照，在本實施例中，如圖16、圖17所示，位線407、408是第2層，在第3層配置了VDD電源布線410。據(jù)此，與第3實施例相同，通過取消正/負位線間的屏蔽可以減小位線的電容。但是，在本第4實施例中，由于以第3層布線形成VDD電源布線410，所以作為第2層布線存在島狀圖形的VDD節(jié)點409，因此，在其他布線層中配置位線407、408和VDD電源布線410的效果有些減弱。如本第4實施例這樣在第2層配置位線407、408的布局結(jié)構(gòu)存在位線電容以位線407、408的通路部比將位線配置在第3層中的情形淺的量減小的可能性。
布線性能隨各自的布局的寬度和間隔、剖面結(jié)構(gòu)、構(gòu)成材料的介電常數(shù)等種種狀況變化。
另外，在示出第4層的布局的圖18中，字線411寬且彎折。由于字線在存儲塊內(nèi)長距離延伸，所以字線的電阻值較大，這常常成為問題。與第1實施例的情形相同，借助于進行彎折，既可以加寬它與第4層的島狀VSS節(jié)點417的間隔、減小電容，又可以加寬字線寬度、減小字線電阻。
另外，對1個連接部位設(shè)置了多個連接字線411與下部圖形的通路部412。由此，可以減少對因布線多層化和通路部的多層使用而導(dǎo)致的成品率降低的擔(dān)心。
另外，借助于使作為信號線只存在字線411的第4層的膜厚大于第3層及其以下的層的布線膜厚，或者使只存在VSS電源布線413的第5層的膜厚大于第3層及其以下的層的布線膜厚，還可以抑制字線411、VSS電源布線413的電阻值。
另外，如在第3實施例中說明的那樣，布線層雖然不同，但可以進行與第1實施例相同的變形。
另外，在第3實施例和第4實施例中，由于字線(419、411)與VSS電源布線(413)沒有長距離地并排延伸，所以不言而喻，字線的寄生電容減小，可以得到高速化，同時還可以得到減小微粒引起的達到字線與VSS電源布線的短路故障的概率，從而提高成品率的效果。
權(quán)利要求
1.一種半導(dǎo)體存儲器，它是具備在半導(dǎo)體襯底上配置成矩陣狀，每一個都是由一對存取晶體管、一對驅(qū)動晶體管和一對負載晶體管構(gòu)成，各個區(qū)都是在上述半導(dǎo)體襯底上以第2導(dǎo)電類型的阱區(qū)被夾在2個第1導(dǎo)電類型的阱區(qū)之間的方式，3個上述阱區(qū)在行方向并排形成的、呈在行方向上長形的單元區(qū)，在上述單元區(qū)內(nèi)的2個上述第1導(dǎo)電類型的阱區(qū)的每一個區(qū)內(nèi)各形成1個上述存取晶體管和1個上述驅(qū)動晶體管，在上述第2導(dǎo)電類型的阱區(qū)內(nèi)形成上述一對負載晶體管的多個CMOS型SRAM單元，并且在構(gòu)成上述CMOS型SRAM單元的晶體管的上部設(shè)置多個布線層的半導(dǎo)體存儲器，其特征在于設(shè)置了在多個布線層中的1個上述布線層中形成的，分別在列方向上延伸、與同一列的上述CMOS型SRAM單元連接，在行方向上并排配置的多條成對的位線；在與上述位線同層的上述布線層中形成的，分別配置在上述成對的位線之間、與同一列的上述CMOS型SRAM單元連接的多條高電位側(cè)電源布線；在比上述位線靠上1層的上述布線層中形成的，分別在行方向上延伸、與同一行的上述CMOS型SRAM單元連接的，在列方向上并排配置的多條字線；以及在比上述字線靠上1層的上述布線層中形成的，與上述CMOS型SRAM單元連接的低電位側(cè)電源布線。
2.一種半導(dǎo)體存儲器，它是具備在半導(dǎo)體襯底上配置成矩陣狀，每一個都是由一對存取晶體管、一對驅(qū)動晶體管和一對負載晶體管構(gòu)成，各個區(qū)都是在上述半導(dǎo)體襯底上以第2導(dǎo)電類型的阱區(qū)被夾在2個第1導(dǎo)電類型的阱區(qū)之間的方式，3個上述阱區(qū)在行方向并排形成的、呈在行方向上長形的單元區(qū)，在上述單元區(qū)內(nèi)的2個上述第1導(dǎo)電類型的阱區(qū)的每一個區(qū)內(nèi)各形成1個上述存取晶體管和1個上述驅(qū)動晶體管，在上述第2導(dǎo)電類型的阱區(qū)內(nèi)形成上述一對負載晶體管的多個CMOS型SRAM單元，并且在構(gòu)成上述CMOS型SRAM單元的晶體管的上部設(shè)置多個布線層的半導(dǎo)體存儲器，其特征在于設(shè)置了在多個布線層中的1個上述布線層中形成的，分別在行方向上延伸、與同一行的上述CMOS型SRAM單元連接，在列方向上并排配置的多條字線；在比上述字線靠上1層的上述布線層中形成的，分別在列方向上延伸、與同一列的上述CMOS型SRAM單元連接的，在行方向上并排配置的多條成對的位線；在與上述位線同層的上述布線層中形成的，分別配置在上述成對的位線之間、與同一列的上述CMOS型SRAM單元連接的多條高電位側(cè)電源布線；以及在比上述位線靠上1層的上述布線層中形成的，與上述CMOS型SRAM單元連接的低電位側(cè)電源布線。
3.一種半導(dǎo)體存儲器，它是具備在半導(dǎo)體襯底上配置成矩陣狀，每一個都是由一對存取晶體管、一對驅(qū)動晶體管和一對負載晶體管構(gòu)成，各個區(qū)都是在上述半導(dǎo)體襯底上以第2導(dǎo)電類型的阱區(qū)被夾在2個第1導(dǎo)電類型的阱區(qū)之間的方式，3個上述阱區(qū)在行方向并排形成的、呈在行方向上長形的單元區(qū)，在上述單元區(qū)內(nèi)的2個上述第1導(dǎo)電類型的阱區(qū)的每一個區(qū)內(nèi)各形成1個上述存取晶體管和1個上述驅(qū)動晶體管，在上述第2導(dǎo)電類型的阱區(qū)內(nèi)形成上述一對負載晶體管的多個CMOS型SRAM單元，并且在構(gòu)成上述CMOS型SRAM單元的晶體管的上部設(shè)置多個布線層的半導(dǎo)體存儲器，其特征在于設(shè)置了在多個布線層中的1個上述布線層中形成的，分別在列方向上延伸、與同一列的上述CMOS型SRAM單元連接，在行方向上并排配置的多條高電位側(cè)電源布線；在比上述高電位側(cè)電源布線靠上1層的上述布線層中形成的，分別在列方向上延伸、與同一列的上述CMOS型SRAM單元連接的，在行方向上并排配置的多條成對的位線；在比上述位線靠上1層的上述布線層中形成的，分別在行方向上延伸、與同一行的上述CMOS型SRAM單元連接的，在列方向上并排配置的多條字線；以及在比上述字線靠上1層的上述布線層中形成的，與上述CMOS型SRAM單元連接的低電位側(cè)電源布線。
4.一種半導(dǎo)體存儲器，它是具備在半導(dǎo)體襯底上配置成矩陣狀，每一個都是由一對存取晶體管、一對驅(qū)動晶體管和一對負載晶體管構(gòu)成，各個區(qū)都是在上述半導(dǎo)體襯底上以第2導(dǎo)電類型的阱區(qū)被夾在2個第1導(dǎo)電類型的阱區(qū)之間的方式，3個上述阱區(qū)在行方向并排形成的、呈在行方向上長形的單元區(qū)，在上述單元區(qū)內(nèi)的2個上述第1導(dǎo)電類型的阱區(qū)的每一個區(qū)內(nèi)各形成1個上述存取晶體管和1個上述驅(qū)動晶體管，在上述第2導(dǎo)電類型的阱區(qū)內(nèi)形成上述一對負載晶體管的多個CMOS型SRAM單元，并且在構(gòu)成上述CMOS型SRAM單元的晶體管的上部設(shè)置多個布線層的半導(dǎo)體存儲器，其特征在于設(shè)置了在多個布線層中的1個上述布線層中形成的，分別在列方向上延伸、與同一列的上述CMOS型SRAM單元連接，在行方向上并排配置的多條成對的位線；在比上述位線靠上1層的上述布線層中形成的，分別在列方向上延伸、與同一列的上述CMOS型SRAM單元連接的，在行方向上并排配置的多條高電位側(cè)電源布線；在比上述高電位側(cè)電源布線靠上1層的上述布線層中形成的，分別在行方向上延伸、與同一行的上述CMOS型SRAM單元連接的，在列方向上并排配置的多條字線；以及在比上述字線靠上1層的上述布線層中形成的，與上述CMOS型SRAM單元連接的低電位側(cè)電源布線。
5.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于CMOS型SRAM單元的各個區(qū)的行方向的寬度為列方向的寬度的2倍以上。
6.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于CMOS型SRAM單元的各個區(qū)的行方向的寬度為列方向的寬度的2倍以上。
7.如權(quán)利要求3所述的半導(dǎo)體存儲器，其特征在于CMOS型SRAM單元的各個區(qū)的行方向的寬度為列方向的寬度的2倍以上。
8.如權(quán)利要求4所述的半導(dǎo)體存儲器，其特征在于CMOS型SRAM單元的各個區(qū)的行方向的寬度為列方向的寬度的2倍以上。
9.如權(quán)利要求3所述的半導(dǎo)體存儲器，其特征在于字線經(jīng)在比上述字線靠下1層的布線層中形成的島狀圖形與CMOS型SRAM單元的存取晶體管連接，上述字線與上述島狀圖形的連接借助于對每1個上述島狀圖形配置多個通路部進行。
10.如權(quán)利要求4所述的半導(dǎo)體存儲器，其特征在于字線經(jīng)在比上述字線靠下1層的布線層中形成的島狀圖形與CMOS型SRAM單元的存取晶體管連接，上述字線與上述島狀圖形的連接借助于對每1個上述島狀圖形配置多個通路部進行。
11.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于低電位側(cè)電源布線經(jīng)在比上述低電位側(cè)電源布線靠下1層的布線層中形成的低電位側(cè)電源用島狀圖形與CMOS型SRAM單元連接，上述低電位側(cè)電源布線與上述低電位側(cè)電源用島狀圖形的連接借助于對每1個上述低電位側(cè)電源用島狀圖形配置多個通路部進行。
12.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于低電位側(cè)電源布線經(jīng)在比上述低電位側(cè)電源布線靠下1層的布線層中形成的低電位側(cè)電源用島狀圖形與CMOS型SRAM單元連接，上述低電位側(cè)電源布線與上述低電位側(cè)電源用島狀圖形的連接借助于對每1個上述低電位側(cè)電源用島狀圖形配置多個通路部進行。
13.如權(quán)利要求3所述的半導(dǎo)體存儲器，其特征在于低電位側(cè)電源布線經(jīng)在比上述低電位側(cè)電源布線靠下1層的布線層中形成的低電位側(cè)電源用島狀圖形與CMOS型SRAM單元連接，上述低電位側(cè)電源布線與上述低電位側(cè)電源用島狀圖形的連接借助于對每1個上述低電位側(cè)電源用島狀圖形配置多個通路部進行。
14.如權(quán)利要求4所述的半導(dǎo)體存儲器，其特征在于低電位側(cè)電源布線經(jīng)在比上述低電位側(cè)電源布線靠下1層的布線層中形成的低電位側(cè)電源用島狀圖形與CMOS型SRAM單元連接，上述低電位側(cè)電源布線與上述低電位側(cè)電源用島狀圖形的連接借助于對每1個上述低電位側(cè)電源用島狀圖形配置多個通路部進行。
15.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于低電位側(cè)電源布線經(jīng)在與字線同層的布線層中形成的低電位側(cè)電源用島狀圖形與CMOS型SRAM單元連接，為了加寬上述低電位側(cè)電源用島狀圖形與上述字線的間隔，或者為了加寬上述字線的線寬，使上述字線彎折。
16.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于低電位側(cè)電源布線經(jīng)在與字線同層的布線層中形成的低電位側(cè)電源用島狀圖形與CMOS型SRAM單元連接，為了加寬上述低電位側(cè)電源用島狀圖形與上述字線的間隔，或者為了加寬上述字線的線寬，使上述字線彎折。
17.如權(quán)利要求3所述的半導(dǎo)體存儲器，其特征在于低電位側(cè)電源布線經(jīng)在與字線同層的布線層中形成的低電位側(cè)電源用島狀圖形與CMOS型SRAM單元連接，為了加寬上述低電位側(cè)電源用島狀圖形與上述字線的間隔，或者為了加寬上述字線的線寬，使上述字線彎折。
18.如權(quán)利要求4所述的半導(dǎo)體存儲器，其特征在于低電位側(cè)電源布線經(jīng)在與字線同層的布線層中形成的低電位側(cè)電源用島狀圖形與CMOS型SRAM單元連接，為了加寬上述低電位側(cè)電源用島狀圖形與上述字線的間隔，或者為了加寬上述字線的線寬，使上述字線彎折。
19.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于低電位側(cè)電源布線在行方向并排配置多條，并且以覆蓋位線的方式配置。
20.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于低電位側(cè)電源布線在行方向并排配置多條，并且以覆蓋位線的方式配置。
21.如權(quán)利要求3所述的半導(dǎo)體存儲器，其特征在于低電位側(cè)電源布線在行方向并排配置多條，并且以覆蓋位線的方式配置。
22.如權(quán)利要求4所述的半導(dǎo)體存儲器，其特征在于低電位側(cè)電源布線在行方向并排配置多條，并且以覆蓋位線的方式配置。
23.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于設(shè)置了在與低電位側(cè)電源布線同層的布線層中形成的、與高電位側(cè)電源布線連接的高電位側(cè)電源增強布線。
24.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于設(shè)置了在與低電位側(cè)電源布線同層的布線層中形成的、與高電位側(cè)電源布線連接的高電位側(cè)電源增強布線。
25.如權(quán)利要求3所述的半導(dǎo)體存儲器，其特征在于設(shè)置了在與低電位側(cè)電源布線同層的布線層中形成的、與高電位側(cè)電源布線連接的高電位側(cè)電源增強布線。
26.如權(quán)利要求4所述的半導(dǎo)體存儲器，其特征在于設(shè)置了在與低電位側(cè)電源布線同層的布線層中形成的、與高電位側(cè)電源布線連接的高電位側(cè)電源增強布線。
27.如權(quán)利要求23所述的半導(dǎo)體存儲器，其特征在于在構(gòu)成CMOS型SRAM單元的晶體管的襯底電位確保用的襯底接觸單元區(qū)將高電位側(cè)電源增強布線與高電位側(cè)電源布線進行連接。
28.如權(quán)利要求24所述的半導(dǎo)體存儲器，其特征在于在構(gòu)成CMOS型SRAM單元的晶體管的襯底電位確保用的襯底接觸單元區(qū)將高電位側(cè)電源增強布線與高電位側(cè)電源布線進行連接。
29.如權(quán)利要求25所述的半導(dǎo)體存儲器，其特征在于在構(gòu)成CMOS型SRAM單元的晶體管的襯底電位確保用的襯底接觸單元區(qū)將高電位側(cè)電源增強布線與高電位側(cè)電源布線進行連接。
30.如權(quán)利要求26所述的半導(dǎo)體存儲器，其特征在于在構(gòu)成CMOS型SRAM單元的晶體管的襯底電位確保用的襯底接觸單元區(qū)將高電位側(cè)電源增強布線與高電位側(cè)電源布線進行連接。
31.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于在構(gòu)成CMOS型SRAM單元的晶體管的襯底電位確保用的襯底接觸單元區(qū)內(nèi)設(shè)置在與字線同層的布線層中形成的、在行方向延伸的電源增強布線，在上述電源增強布線與高電位側(cè)電源布線或低電位側(cè)電源布線的交叉部將上述電源增強布線與上述高電位側(cè)電源布線或低電位側(cè)電源布線進行連接。
32.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于在構(gòu)成CMOS型SRAM單元的晶體管的襯底電位確保用的襯底接觸單元區(qū)內(nèi)設(shè)置在與字線同層的布線層中形成的、在行方向延伸的電源增強布線，在上述電源增強布線與高電位側(cè)電源布線或低電位側(cè)電源布線的交叉部將上述電源增強布線與上述高電位側(cè)電源布線或低電位側(cè)電源布線進行連接。
33.如權(quán)利要求3所述的半導(dǎo)體存儲器，其特征在于在構(gòu)成CMOS型SRAM單元的晶體管的襯底電位確保用的襯底接觸單元區(qū)內(nèi)設(shè)置在與字線同層的布線層中形成的、在行方向延伸的電源增強布線，在上述電源增強布線與高電位側(cè)電源布線或低電位側(cè)電源布線的交叉部將上述電源增強布線與上述高電位側(cè)電源布線或低電位側(cè)電源布線進行連接。
34.如權(quán)利要求4所述的半導(dǎo)體存儲器，其特征在于在構(gòu)成CMOS型SRAM單元的晶體管的襯底電位確保用的襯底接觸單元區(qū)內(nèi)設(shè)置在與字線同層的布線層中形成的、在行方向延伸的電源增強布線，在上述電源增強布線與高電位側(cè)電源布線或低電位側(cè)電源布線的交叉部將上述電源增強布線與上述高電位側(cè)電源布線或低電位側(cè)電源布線進行連接。
35.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于低電位側(cè)電源布線為網(wǎng)格狀。
36.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于低電位側(cè)電源布線為網(wǎng)格狀。
37.如權(quán)利要求3所述的半導(dǎo)體存儲器，其特征在于低電位側(cè)電源布線為網(wǎng)格狀。
38.如權(quán)利要求4所述的半導(dǎo)體存儲器，其特征在于低電位側(cè)電源布線為網(wǎng)格狀。
39.如權(quán)利要求3所述的半導(dǎo)體存儲器，其特征在于形成字線的布線層的膜厚大于比上述字線靠下層的布線層的膜厚。
40.如權(quán)利要求4所述的半導(dǎo)體存儲器，其特征在于形成字線的布線層的膜厚大于比上述字線靠下層的布線層的膜厚。
41.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于形成低電位側(cè)電源布線的布線層的膜厚大于比上述低電位側(cè)電源布線靠下層的布線層的膜厚。
42.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于形成低電位側(cè)電源布線的布線層的膜厚大于比上述低電位側(cè)電源布線靠下層的布線層的膜厚。
43.如權(quán)利要求3所述的半導(dǎo)體存儲器，其特征在于形成低電位側(cè)電源布線的布線層的膜厚大于比上述低電位側(cè)電源布線靠下層的布線層的膜厚。
44.如權(quán)利要求4所述的半導(dǎo)體存儲器，其特征在于形成低電位側(cè)電源布線的布線層的膜厚大于比上述低電位側(cè)電源布線靠下層的布線層的膜厚。
45.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于作為冗余電路，不具有行冗余電路，而只具有列冗余電路。
46.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于作為冗余電路，不具有列冗余電路，而只具有行冗余電路。
全文摘要
6晶體管型SRAM存儲單元一直多采用橫型存儲單元布局，但因是橫長形，例如當(dāng)使位線為第2或第3層布線時，前者在橫向延伸的字線與VSS電源在同一層中靠近地并排延伸，從而字線寄生電容增大和布線微粒引起的成品率降低；后者的位線被VSS電源與VDD電源夾著并排延伸，從而位線寄生電容增大。本發(fā)明分別用第2、第3、第4層布線配置正/負位線、字線、VSS電源布線，并將VDD電源布線配置在正/負位線之間。另外，分別用第2、第3、第4層布線配置字線、正/負位線、VSS電源布線，并將VDD電源布線配置在正/負位線之間。另外，分別用第2、第3、第4、第5層布線配置VDD電源布線、正/負位線、字線、VSS電源布線。另外，分別用第2、第3、第4、第5層布線配置正/負位線、VDD電源布線、字線、VSS電源布線。
文檔編號G11C11/41GK1536674SQ200410034250
公開日2004年10月13日 申請日期2004年4月5日 優(yōu)先權(quán)日2003年4月4日
發(fā)明者石倉聰, 治, 里見勝治 申請人:松下電器產(chǎn)業(yè)株式會社