專利名稱：具有為讀寫放大器產(chǎn)生電壓之電壓產(chǎn)生電路的集成存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明系關(guān)于具存儲(chǔ)單元陣列的集成存儲(chǔ)器，其具字線以選擇存儲(chǔ)單元及具位線以讀取或?qū)懭霐?shù)據(jù)信號(hào)，及亦具讀寫放大器，讀寫放大器系連接于位線以進(jìn)行存取及放大數(shù)據(jù)信號(hào)的目的。進(jìn)一步提供電壓產(chǎn)生器電路以產(chǎn)生施用于該讀寫放大器的供電電壓。
背景技術(shù)：
一種集成存儲(chǔ)器，例如以DRAM的型式，一般具包括字線及位線的存儲(chǔ)單元陣列。在此情況下，該存儲(chǔ)單元被排列于該位線及該字線的交叉點(diǎn)。該存儲(chǔ)單元特別是由儲(chǔ)存電容器及選擇晶體管制造，該選擇晶體管連接該個(gè)別儲(chǔ)存電容器至該位線的其中一個(gè)，該個(gè)別選擇晶體管的控制終端個(gè)別連接至該字線的其中一個(gè)以進(jìn)行選擇存儲(chǔ)單元的目的。主動(dòng)的字線個(gè)別地開啟連接的選擇晶體管。在相關(guān)字線已被選擇后，沿該經(jīng)選擇字線的該存儲(chǔ)單元的數(shù)據(jù)信號(hào)存在于相對(duì)應(yīng)位線。該經(jīng)選擇存儲(chǔ)單元的數(shù)據(jù)信號(hào)在該存儲(chǔ)單元陣列的讀寫放大器被存取及放大。在讀取存取期間，該經(jīng)選擇存儲(chǔ)單元的數(shù)據(jù)信號(hào)被讀取以進(jìn)一步處理，及在寫入存取期間，要被寫入的該數(shù)據(jù)信號(hào)被被寫至該經(jīng)選擇存儲(chǔ)單元。
在存儲(chǔ)器存取期間，字線首先被活化，結(jié)果，沿該字線排列的該存儲(chǔ)單元經(jīng)由相關(guān)選擇晶體管被個(gè)別傳導(dǎo)地連接至位線，在此情況下，所儲(chǔ)存電荷根據(jù)該存儲(chǔ)單元電容及位線電容被分割，根據(jù)這兩電容的比值(一般稱的轉(zhuǎn)換比率)，此導(dǎo)致位線電壓的偏差。位于位線一端的讀寫放大器存取此電壓及放大該相當(dāng)?shù)偷碾娢徊钪钡皆撐痪€已達(dá)到儲(chǔ)存邏輯1(對(duì)應(yīng)于如正供電電位)的全信號(hào)位準(zhǔn)或是邏輯0(對(duì)應(yīng)于如參考電位)的信號(hào)位準(zhǔn)，這些全信號(hào)位準(zhǔn)系由電壓產(chǎn)生器電路提供，此電壓產(chǎn)生器電路系連接至該相關(guān)讀寫放大器。
存儲(chǔ)器的供應(yīng)電壓的值被固定的減少，特別是以可靠性及低能量消耗的持續(xù)增加需求之觀點(diǎn)。在該減少過程中，現(xiàn)代集成存儲(chǔ)器調(diào)節(jié)外部施用的供應(yīng)電壓至在該存儲(chǔ)器內(nèi)的較小供應(yīng)電壓。另一方面，存儲(chǔ)器的較高處理速度及較高數(shù)據(jù)產(chǎn)出為需求的，特別是因?yàn)樵黾拥拇鎯?chǔ)器尺寸。然而，特別是關(guān)于集成存儲(chǔ)器的讀寫放大器的供電電壓，為減少功率消耗的較小供應(yīng)電壓亦產(chǎn)生相關(guān)讀寫放大器的切換速度之降低亦為真，若用于存取及放大操作的讀寫放大器使用該較低供應(yīng)電壓活化。

發(fā)明內(nèi)容
本發(fā)明系基于訂定一種集成存儲(chǔ)器的目的，其中存取及放大操作系由在相當(dāng)高切換速度的讀寫放大器進(jìn)行，及其中，低功率消耗為可行。
此目的可藉由根據(jù)權(quán)利要求第1項(xiàng)的集成存儲(chǔ)器達(dá)到。
根據(jù)本發(fā)明，所提及型式的集成存儲(chǔ)器之電壓產(chǎn)生器電路先產(chǎn)生應(yīng)用于讀寫放大器的供電電壓，電位差使用不同供電電位被施用于該讀寫放大器。在該讀寫放大器的存取及放大操作期間，該電壓產(chǎn)生器電路增加應(yīng)用于該讀寫放大器的電位差一段有限時(shí)間。根據(jù)本發(fā)明，應(yīng)用于該讀寫放大器的增加電位差因而使得對(duì)切換速度為關(guān)鍵性的該讀寫放大器的存取及放大操作的部份為可進(jìn)行的，且結(jié)果為可得到該讀寫放大器的相當(dāng)高切換速度。在同時(shí)，因?qū)ζ溆鄷r(shí)間期間所施用電位差為相當(dāng)?shù)偷慕Y(jié)果，該集成存儲(chǔ)器的功率消耗被降低。
根據(jù)本發(fā)明的一個(gè)具體實(shí)施例，在該讀寫放大器的存取及放大操作期間，該電壓產(chǎn)生器電路增加在該讀寫放大器的第一端點(diǎn)的第一供電電位及/或減少在該讀寫放大器的第二端點(diǎn)的第二供電電位。
根據(jù)本發(fā)明，電荷相依控制，根據(jù)此其可使用經(jīng)訂定量的電荷產(chǎn)生增加的電位差，被實(shí)施于該電壓產(chǎn)生器電路，此表示增加的電位差在相關(guān)的的存取及放大操作前藉由被充電的經(jīng)訂定電容以電荷控制方式被施用于讀寫放大器，該電容接著在存取及放大操作期間被再次放電。
本發(fā)明的進(jìn)一步有利設(shè)計(jì)及發(fā)展被訂定于子權(quán)利要求。


本發(fā)明參考圖式更詳細(xì)解釋于下，這些圖式表示用于本發(fā)明的示例具體實(shí)施例及被說明于圖式中，其中第1圖顯示根據(jù)本發(fā)明集成存儲(chǔ)器的存儲(chǔ)單元陣列之圖標(biāo)說明，第2圖顯示根據(jù)本發(fā)明讀寫放大器的供電電壓之電位數(shù)據(jù)，第3圖顯示具讀寫放大器的電壓產(chǎn)生器電路之具體實(shí)施例，與相關(guān)信號(hào)圖，及第4圖顯示根據(jù)本發(fā)明具讀寫放大器的電壓產(chǎn)生器電路之具體實(shí)施例，及相關(guān)信號(hào)圖。
具體實(shí)施例方式
第1圖顯示集成存儲(chǔ)器M的存儲(chǔ)單元陣列之圖標(biāo)說明，其中存儲(chǔ)單元MC沿字線WL0、WL1、WL2及位線BL0、BL1排列，該存儲(chǔ)單元MC被排列于該位線BL0、BL1及該字線WL0、WL1、WL2的交叉點(diǎn)。在本示例具體實(shí)施例中，因清晰緣故，僅有限數(shù)目的字線及位線被示出，但實(shí)際上集成存儲(chǔ)器具許多字線及位線。每一個(gè)存儲(chǔ)單元MC包括儲(chǔ)存電容C，其經(jīng)由選擇晶體管AT被連接至該位線BL0、BL1的其中一個(gè)，為選擇該存儲(chǔ)單元MC的其中一個(gè)，個(gè)別選擇晶體管AT由活化的字線WL0、WL1、WL2開啟，結(jié)果為數(shù)據(jù)信號(hào)可被接著由經(jīng)選擇存儲(chǔ)單元被讀取，或是寫至經(jīng)選擇存儲(chǔ)單元。該經(jīng)選擇存儲(chǔ)單元的數(shù)據(jù)信號(hào)存在于該相關(guān)位線BL0、BL1且在該說明的讀寫放大器SA0、SA1的其中一個(gè)被存取及放大。
在自該存儲(chǔ)單元的其中一個(gè)讀取數(shù)據(jù)信號(hào)的操作期間，經(jīng)儲(chǔ)存電荷根據(jù)該存儲(chǔ)單元電容及位線電容被分割，根據(jù)這兩電容的比值，此導(dǎo)致該位線電壓的偏差，該讀寫放大器SA0、SA1存取此位線電壓，及當(dāng)讀取該存儲(chǔ)單元時(shí)，放大該相當(dāng)?shù)偷碾娢徊钪钡皆撓嚓P(guān)位線已達(dá)到儲(chǔ)存邏輯1(對(duì)應(yīng)于如正供電電位V1)的全信號(hào)位準(zhǔn)或是邏輯0(對(duì)應(yīng)于如該供電電位V2)的信號(hào)位準(zhǔn)，該供電電位V1及V2系由電壓產(chǎn)生器電路產(chǎn)生(未說明于第1圖)，且結(jié)果為相對(duì)應(yīng)電位差存在于該感應(yīng)放大器SA0、SA1。
第2圖顯示根據(jù)本發(fā)明原則，示于第1圖的讀寫放大器SA0、SA1的供電電壓之電位數(shù)據(jù)。在存取及放大操作開始時(shí)，該供電電位V1＝Vb1h及V2＝gnd+V存在于該讀寫放大器SA0、SA1。此在該供電電位V1及V2間的相當(dāng)?shù)偷碾娢徊钍沟迷摯鎯?chǔ)器的相當(dāng)?shù)凸β氏臑榭尚小樵谠撟x寫放大器的存取及放大操作期間增加切換速度，在瞬時(shí)t1及t2間的時(shí)間期間T，增加的電位差被施用于示于第1圖的該相關(guān)讀寫放大器SA0、SA1，在此實(shí)例，更精確地說于V1＝Vb1h+V及V2＝gnd。所以，在此情況下，在該讀寫放大器SA0、SA1的存取及放大操作期間，在該相關(guān)讀寫放大器的上方端點(diǎn)的供電電位V1被增加及在該相關(guān)讀寫放大器的下方端點(diǎn)的供電電位V2被減少。
第3圖顯示具讀寫放大器SA的電壓產(chǎn)生器電路之具體實(shí)施例，其中電路時(shí)間控制被實(shí)施，根據(jù)此，該電位差在訂定時(shí)間期間被增加。該電壓產(chǎn)生器電路VG1(第3A圖)具脈沖成形器PF，其驅(qū)動(dòng)PFET晶體管P1及NFET晶體管N1，該晶體管P1及N1系分別連接至該供電電位Vb1h+V及gnd。該兩晶體管P1、N1分別以信號(hào)/P及P驅(qū)動(dòng)，其關(guān)于彼此為倒反。相反地，該P(yáng)FET晶體管P2系連接至該供電電位Vb1h及該NFET晶體管N2系連接至該供電電位gnd+V。根據(jù)第3A圖所示的說明，該電壓產(chǎn)生器電路VG1的兩供應(yīng)路徑SP1、SP2被據(jù)此提供用于該讀寫放大器SA，該供應(yīng)路徑具不同的電位差。
第3B圖說明信號(hào)圖，示于第3A圖該電壓產(chǎn)生器電路VG1根據(jù)此被操作。對(duì)該感應(yīng)放大器SA的存取及放大操作(開始于瞬時(shí)t1)，該脈沖成形器PF的控制信號(hào)SET被切換至該主動(dòng)狀態(tài)。結(jié)果，該脈沖成形器PF產(chǎn)生主動(dòng)信號(hào)P，其開啟該晶體管N1，該晶體管P1由倒反信號(hào)/P開啟。具訂定時(shí)間期間T的控制脈沖P或/P據(jù)此在該讀寫放大器SA的存取及放大操作開始時(shí)被產(chǎn)生，該控制脈沖驅(qū)動(dòng)具該較高電位差的供應(yīng)路徑SP1。在存取及放大操作結(jié)束前，該控制脈沖P在瞬時(shí)t2被去活化及該控制信號(hào)NSET及PSET被活化以進(jìn)行分別驅(qū)動(dòng)該晶體管N2及P2的目的，且結(jié)果為該第二供應(yīng)路徑SP2的較低電位差存在于該讀寫放大器SA。
第4A圖顯示根據(jù)本發(fā)明具讀寫放大器SA的電壓產(chǎn)生器電路VG2之具體實(shí)施例，電荷相依控制，根據(jù)此其可使用經(jīng)訂定量的電荷于該感應(yīng)放大器SA產(chǎn)生增加的電位差，被實(shí)施于第4A圖所示的該電壓產(chǎn)生器電路VG2。如同第3A圖所示的具體實(shí)施例，于第4A圖所示的該電壓產(chǎn)生器電路VG2具用于該讀寫放大器SA的兩供應(yīng)路徑SP1、SP2，該供應(yīng)路徑可以不同的電位差操作。如同第3A圖所示的相對(duì)應(yīng)供應(yīng)路徑，于第4A圖所示的供應(yīng)路徑SP1、SP2可以時(shí)間彼此交替地驅(qū)動(dòng)及可連接至該讀寫放大器SA。分別連接至該供電電位gnd及gnd+V的電容C1、C2被連接至該供應(yīng)路徑SP1，其意欲為該讀寫放大器SA提供較高的電位差，該電容C1、C2可經(jīng)由PFET晶體管P4及NFET晶體管N4分別連接至該讀寫放大器SA。該晶體管P4及N4分別由該脈沖成形器PF的控制脈沖P或/P驅(qū)動(dòng)。分別連接至該供電電位Vb1h+V及gnd的該P(yáng)FET晶體管P3及該NFET晶體管N3被提供用于充電及放電該電容C1、C2的目的。該晶體管P3由控制脈沖P驅(qū)動(dòng)及該晶體管N3由倒反控制脈沖/P驅(qū)動(dòng)。該讀寫放大器SA可經(jīng)由該第二供應(yīng)路徑SP2的PFET晶體管P5連接至該供電電位Vb1h及經(jīng)由該NFET晶體管N5連接至該供電電位gnd+V。
第4B圖顯示信號(hào)圖以操作示于第4A圖的該電壓產(chǎn)生器電路VG2。在由該讀取放大器SA的存取及放大操作開始，該控制信號(hào)SET在瞬時(shí)t1被活化以驅(qū)動(dòng)該脈沖成形器PF。該電容C1、C2藉由該脈沖信號(hào)P、/P在時(shí)間期間T連接至該讀寫放大器SA及在此狀態(tài)被放電(C1)及充電(C2)。在該讀寫放大器SA的存取及放大操作結(jié)束前，該控制脈沖P在瞬時(shí)t2被去活化及該晶體管P5及N5由該控制信號(hào)NSET、PSET開啟。而且，該晶體管P3及N3被開啟，結(jié)果為該電容C1、C2為下一個(gè)存取及放大操作被分別放電及充電。在由該讀取放大器SA的下一個(gè)存取及放大操作的情況下，該電容接著由該脈沖成形器PF的新的控制脈沖P，/P在該存取及放大操作開始時(shí)被連接。結(jié)果，該增加的電位差由與一段經(jīng)定的時(shí)間期間的增加供應(yīng)隔離的先前預(yù)充電電容提供，因該電容C1、C2的電荷僅使用相當(dāng)?shù)偷碾娢徊畋坏狗矗撟x取放大器SA的功率消耗被限制。
參考符號(hào)清單M 集成存儲(chǔ)器WL0、WL1、WL2 字線BL0、BL1 位線MC 存儲(chǔ)單元AT 選擇晶體管C 儲(chǔ)存電容SA0、SA1 讀寫放大器V1、V2 供電電位Vb1h、Vb1h+V 供電電位gnd、gnd+V 供電電位t1、t2 瞬時(shí)T 時(shí)間期間VG1、VG2 電壓產(chǎn)生器電路SP1、SP2 供應(yīng)路徑PF 脈沖成形器SA 讀寫放大器P1至P5 晶體管N1至N5 晶體管P、/P 控制脈沖SET控制信號(hào)NSET、PSET 控制信號(hào)C1、C2 電容
權(quán)利要求
1.一種集成存儲(chǔ)器-具一種存儲(chǔ)單元陣列，其具字線(WL0至WL2)以選擇存儲(chǔ)單元(MC)及具位線(BL0、BL1)以讀取或?qū)懭霐?shù)據(jù)信號(hào)，-具讀寫放大器(SA、SA0、SA1)，其系連接于該位線(BL0、BL1)以進(jìn)行存取及放大數(shù)據(jù)信號(hào)的目的，-具電壓產(chǎn)生器電路(VG1、VG2)以產(chǎn)生施用于該讀寫放大器(SA)的供電電壓，一種電位差使用不同供電電位(Vb1h、gnd+V)被施用于該讀寫放大器，-其中該電壓產(chǎn)生器電路(VG1、VG2)在該讀寫放大器(SA)的存取及放大操作期間增加施用于該讀寫放大器的該電位差(Vb1h+V、gnd)一段有限時(shí)間期間(T)，-其中電荷相依控制(PF、C1、C2、P3、P4、N3、N4)，根據(jù)此其可使用經(jīng)訂定量的電荷產(chǎn)生增加的電位差，被實(shí)施于該電壓產(chǎn)生器電路(VG2)。
2.根據(jù)權(quán)利要求第1項(xiàng)的集成存儲(chǔ)器，其中在該讀寫放大器(SA)的存取及放大操作期間，該電壓產(chǎn)生器電路(VG1、VG2)增加在該讀寫放大器的第一端點(diǎn)的第一供電電位(V1)及/或減少在該讀寫放大器的第二端點(diǎn)的第二供電電位(V2)。
3.根據(jù)權(quán)利要求第1或2項(xiàng)的集成存儲(chǔ)器，其中該電壓產(chǎn)生器電路(VG2)具該讀寫放大器(SA)的兩供應(yīng)路徑(SP1、SP2)，該供應(yīng)路徑具不同的電位差且它們可以時(shí)間彼此交替地驅(qū)動(dòng)及可被連接至該讀寫放大器。
4.根據(jù)權(quán)利要求第3項(xiàng)的集成存儲(chǔ)器，其中連接至個(gè)別供電電位(gnd、gnd+V)的至少兩電容(C1、C2)被連接至該供應(yīng)路徑(SP1)，其具較高的電位差，在此情況下，該電容可在一段有限時(shí)間期間(T)被連接至該讀寫放大器(SA)及在此狀態(tài)被充電及放電。
5.根據(jù)權(quán)利要求第4項(xiàng)的集成存儲(chǔ)器，其中具較高的電位差的該供應(yīng)路徑(SP1)系由脈沖成形器(PF)驅(qū)動(dòng)，其產(chǎn)生控制脈沖(P、/P)以在該讀寫放大器(SA)的存取及放大操作開始時(shí)進(jìn)行連接該電容(C1、C2)的目的。
全文摘要
一種集成存儲(chǔ)器包含存儲(chǔ)單元陣列，其具字線(WL0至WL2)及位線(BL0、BL1)，及亦具讀寫放大器，其系連接于該位線以進(jìn)行存取及放大數(shù)據(jù)信號(hào)的目的。一種電壓產(chǎn)生器電路(VG1、VG2)產(chǎn)生施用于該讀寫放大器(SA)的供電電壓，一種電位差使用不同供電電位被施用于該讀寫放大器，該電壓產(chǎn)生器電路在該讀寫放大器(SA)的存取及放大操作期間增加施用于該讀寫放大器的該電位差一段有限時(shí)間期間(T)。電荷相依控制，根據(jù)此其可使用經(jīng)訂定量的電荷產(chǎn)生增加的電位差，被實(shí)施于該電壓產(chǎn)生器電路。結(jié)果，使得一種存取及放大操作可在相當(dāng)高的切換速度及低功率消耗進(jìn)行。
文檔編號(hào)G11C11/4091GK1551222SQ20041003344
公開日2004年12月1日 申請(qǐng)日期2004年4月9日 優(yōu)先權(quán)日2003年4月10日
發(fā)明者R·施奈德, J·沃而拉思, M·格納特, R 施奈德, 商 申請(qǐng)人:因芬尼昂技術(shù)股份公司