專利名稱：能同時讀寫數(shù)據(jù)的方法和集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，具體涉及能用分離的輸入和輸出端口同時讀和寫數(shù)據(jù)的集成電路及同時讀和寫數(shù)據(jù)的方法。
背景技術(shù)：
常規(guī)的同步RAM能和時鐘信號的每個脈沖同步傳輸讀數(shù)據(jù)或?qū)憯?shù)據(jù)。
通過在時鐘信號的每個上升沿和下降沿傳輸數(shù)據(jù)，雙數(shù)據(jù)率RAM將數(shù)據(jù)傳輸率提高到現(xiàn)有傳輸率的兩倍。然而在常規(guī)的存儲器件中，通過一個管腳輸入并輸出數(shù)據(jù)。當通過公共的輸入和輸出(I/O)端口輸入并輸出數(shù)據(jù)時，不能獨立控制數(shù)據(jù)輸入或輸出。因此，數(shù)據(jù)輸入或輸出的頻率受限。
因為存儲器件的帶寬日益重要，所以產(chǎn)生了具有分離I/O端口的存儲器件。即，分離輸入管腳和輸出管腳以獨立控制數(shù)據(jù)輸入和輸出。因為具有分離I/O端口的存儲器件可接收讀命令、讀地址、寫命令、寫地址和在時鐘信號的一個周期中寫數(shù)據(jù)，所以可提高運行頻率。
然而為在時鐘信號的一個周期內(nèi)讀或?qū)憯?shù)據(jù)，具有分離I/O端口的存儲器件必須兩次訪問存儲單元。
即，由于在時鐘信號周期內(nèi)兩次激活用于讀和寫數(shù)據(jù)的字線，用于激活字線所需的時間就限制了時鐘信號頻率。
圖1是用于解釋具有分離I/O端口的存儲器件的操作的時序圖。
由于地址及字線和輸入數(shù)據(jù)及輸出數(shù)據(jù)延遲之間的關(guān)系根據(jù)存儲器件的電路結(jié)構(gòu)而變化，在圖1中將不考慮。
參考圖1，在時鐘信號CLK的同一周期內(nèi)輸入寫地址和讀地址。在時鐘信號CLK上升沿輸入的地址A0、A2、A4、和A6是地址RADD，并且在時鐘信號CLK下降沿輸入的地址A1、A3、A5、和A7是寫地址WADD。
RES表示用于選擇讀地址RADD的讀選擇信號，并且WES表示用于選擇寫地址WADD的寫選擇信號。
字線AWL0被讀地址RADD A0激活，并在對應(yīng)字線AWL0中輸出數(shù)據(jù)Q0。另外，在對應(yīng)寫地址WADD A1激活字線AWL1之后，輸入數(shù)據(jù)D1被輸入。
因此，由于用于數(shù)據(jù)讀取的字線AWL0和用于數(shù)據(jù)寫入的字線AWL1的激活限制了時鐘信號CLK的周期的長度。即，由于有必要在時鐘信號CLK的周期內(nèi)順次訪問具有不同地址的存儲單元，縮短時鐘信號CLK的周期是困難的。

發(fā)明內(nèi)容
本發(fā)明提供一種能通過在時鐘信號周期內(nèi)順次從存儲單元讀數(shù)據(jù)并將數(shù)據(jù)寫入存儲單元來提高時鐘信號的操作頻率的集成電路。
本發(fā)明還提供一種通過在時鐘信號周期內(nèi)順次從存儲單元讀數(shù)據(jù)和向存儲單元寫數(shù)據(jù)來增加時鐘信號的運行頻率的方法。
根據(jù)本發(fā)明一個方面，提供一種具有分離輸入和輸出端口并在時鐘信號周期內(nèi)對其輸入寫地址和讀地址的集成電路，該集成電路包括分別包含多個子存儲塊的存儲塊，分別對應(yīng)存儲塊的高速緩沖存儲塊，以及響應(yīng)寫地址或讀地址并從存儲塊及高速緩沖存儲塊讀出數(shù)據(jù)或?qū)?shù)據(jù)寫入存儲塊及高速緩沖存儲塊的標記存儲控制單元，其中如果讀地址的高位地址和寫地址的高位地址是彼此相同的，該標記存儲控制單元就同時從存儲塊及高速緩沖存儲塊讀出數(shù)據(jù)或?qū)?shù)據(jù)寫入存儲塊及高速緩沖存儲塊。
分別對應(yīng)寫地址和讀地址的兩個不同的子存儲塊被解碼。
該集成電路進一步包括彼此分離的寫地址解碼路徑和讀地址解碼路徑，且子存儲塊連接寫地址解碼路徑和讀地址解碼路徑。
在存儲塊中的子存儲塊中，具有相同高位地址的存儲單元對應(yīng)高速緩沖存儲塊的一個存儲單元。高速緩沖存儲塊的尺寸(容積)等于或大于子存儲塊的尺寸。
標記存儲控制單元存儲用于確定高速緩沖存儲器地址和高速緩沖存儲塊是否有效的有效確定信息，高速緩沖存儲器地址是顯示對應(yīng)高速緩沖存儲塊和其存儲的數(shù)據(jù)的子存儲塊的地址。
當同時讀和寫數(shù)據(jù)時，標記存儲單元同時指示基于高位讀和寫地址的數(shù)據(jù)操作。在一種情況下，高位讀和寫地址是相同的，但二者不同于高速緩沖存儲器地址。在這種情況，標記存儲控制單元從對應(yīng)讀地址的存儲塊讀出數(shù)據(jù)并將數(shù)據(jù)寫入高速緩沖存儲塊中。
在第二種情況下，高位讀和寫地址是相同的，且寫地址或讀地址同高速緩沖存儲器地址是相同的。在這種情況下，在高速緩沖存儲塊上執(zhí)行對應(yīng)于高速緩沖存儲器地址相同的地址的操作，并在存儲塊上執(zhí)行其它操作。在第三種情況下，如果讀地址、寫地址、和高速緩沖存儲器地址都是相同的，則在相同的時間從高速緩沖存儲塊讀出數(shù)據(jù)和并將數(shù)據(jù)寫入存儲塊。
在第四種情況下，高位讀地址和高位寫地址不相同，但寫地址或讀地址與高速緩沖存儲器地址相同。在這種情況下，在高速緩沖存儲塊上執(zhí)行對應(yīng)與高速緩沖存儲器相同的地址的操作，并在存儲塊上執(zhí)行對應(yīng)與高速緩沖存儲器地址不相同的其它地址的操作。
在單數(shù)據(jù)率(SDR)或雙數(shù)據(jù)率(DDR)輸入或輸出數(shù)據(jù)。
根據(jù)本發(fā)明的另一方面，提供一種具有分離的輸入和輸出端口的集成電路，集成電路包括分別包含多個子存儲塊的存儲塊、分別對應(yīng)存儲塊和相應(yīng)高速緩沖存儲器控制信號而對其讀或?qū)憯?shù)據(jù)的多個高速緩沖存儲塊，分別對應(yīng)存儲塊并產(chǎn)生用于控制子存儲塊相應(yīng)寫地址、讀地址、或解碼控制信號的解碼信號的多個解碼單元，接收寫選擇信號或讀選擇信號，接收寫地址或讀地址并產(chǎn)生高速緩沖存儲器控制信號或解碼控制信號以讀或?qū)懟谠跁r鐘信號周期內(nèi)寫地址和讀地址彼此是否相同的數(shù)據(jù)的標記存儲控制單元。
解碼單元包含多個對應(yīng)于子存儲塊的解碼電路。解碼電路連接于彼此分開的寫地址解碼路徑和讀地址解碼路徑，并且子存儲塊分別連接于寫地址解碼路徑和讀地址解碼路徑。
根據(jù)本發(fā)明的另一方面，提供一種在集成電路中讀和寫數(shù)據(jù)的方法，該集成電路包括分離的輸入和輸出端口、分別具有多個子存儲塊的多個存儲塊、以及對應(yīng)存儲塊并在時鐘信號周期內(nèi)對其輸入寫地址和讀地址的高速緩沖存儲塊，該方法包括(a)確定在時鐘信號周期內(nèi)寫地址和讀地址是否都被輸入或?qū)懙刂坊蛘咦x地址之一是否被輸入，(b)如果寫地址和讀地址都被輸入，確定寫地址的高位地址(upper address)是否與讀地址的高位地址相同，(c)如果寫地址的高位地址與讀地址的高位地址相同，確定寫地址和讀地址是否與高速緩沖存儲器地址相同，以及(d)如果寫地址和讀地址與高速緩沖存儲器地址都不相同，從對應(yīng)讀地址的存儲塊讀出數(shù)據(jù)并將數(shù)據(jù)寫入高速緩沖存儲塊。
步驟(d)進一步包括(d1)確定存儲在高速緩沖存儲塊中的數(shù)據(jù)是否有效，(d2)如果存儲在高速緩沖存儲塊中的數(shù)據(jù)無效則從對應(yīng)讀地址的存儲塊讀出數(shù)據(jù)并將數(shù)據(jù)寫入高速緩沖存儲塊，(d3)更新寫入高速緩沖存儲塊的數(shù)據(jù)上的信息，(d4)如果存儲在高速存儲器塊中的數(shù)據(jù)有效，就從對應(yīng)讀地址的存儲塊中讀出數(shù)據(jù)并將存儲在高速存儲器塊中的有效數(shù)據(jù)寫入存儲塊，以及(d5)將數(shù)據(jù)寫入高速緩沖存儲塊并更新寫入高速緩沖存儲塊的數(shù)據(jù)上的信息。
高速緩沖存儲器地址顯示對應(yīng)高速緩沖存儲塊的的子存儲塊的地址。
步驟(c)進一步包括(c1)如果寫地址或讀地址與高速緩沖存儲器地址相同，在高速緩沖存儲塊上執(zhí)行對應(yīng)與高速緩沖存儲器相同的地址的操作，并在存儲塊上執(zhí)行對應(yīng)與高速緩沖存儲器地址不相同的其它地址的操作，及(c2)如果寫地址和讀地址都與高速緩沖存儲器地址相同，則從高速緩沖存儲塊上讀出數(shù)據(jù)，將數(shù)據(jù)寫入存儲塊，并更新寫入存儲塊的數(shù)據(jù)上的信息。
步驟(b)進一步包括(b1)如果寫地址的高位地址與讀地址的高位地址不相同，確定寫地址和讀地址是否與高速緩沖存儲器地址相同，(b2)如果寫地址或讀地址之一與高速緩沖存儲器地址相同，則在高速緩沖存儲塊上執(zhí)行對應(yīng)與高速緩沖存儲器相同的地址的操作并在存儲塊上執(zhí)行對應(yīng)與高速緩沖存儲器地址不相同的其它地址的操作，(b3)如果寫地址或讀地址都與高速緩沖存儲器地址相同，從高速緩沖存儲塊上讀出數(shù)據(jù)，將數(shù)據(jù)寫入存儲塊并更新寫入存儲塊的數(shù)據(jù)上的信息，以及(b4)如果寫地址或讀地址與高速緩沖存儲器地址都不相同，在對應(yīng)選擇的存儲塊的寫地址和讀地址的兩個不同的子存儲塊上執(zhí)行數(shù)據(jù)寫操作和數(shù)據(jù)讀操作。
步驟(a)進一步包括(a1)如果輸入寫地址或讀地址之一，確定輸入的地址與高速緩沖存儲器地址是否相同，(a2)如果輸入的地址與高速緩沖存儲器地址相同，則在高速緩沖存儲塊上執(zhí)行對應(yīng)與高速緩沖存儲器地址相同的輸入地址的操作，及(a3)如果輸入的地址與高速緩沖存儲器地址不相同，在存儲塊上執(zhí)行對應(yīng)與高速緩沖存儲器地址不相同的輸入地址的操作。
在存儲塊的不同子存儲塊中，具有相同低位地址的存儲器單元對應(yīng)高速緩沖存儲塊的一個存儲單元。
高速緩沖存儲塊的尺寸等于或大于子存儲塊的尺寸。


通過參考附圖詳細描述示例性的實施例，本發(fā)明上述和其它特征及優(yōu)點將更明顯，其中圖1是用于解釋具有分離的輸入/輸出端口的存儲器件的運行的時序圖；圖2是根據(jù)本發(fā)明第一實施例的集成電路的方框圖；圖3是根據(jù)本發(fā)明第二實施例的集成電路的方框圖；圖4是表示根據(jù)本發(fā)明第一實施例的同時讀和寫數(shù)據(jù)的方法的流程圖；圖5是用于解釋圖4的步驟440的流程圖；圖6是用于解釋圖4的步驟445的流程圖；圖7是用于解釋圖4的步驟455的流程圖；和圖8是用于解釋根據(jù)本發(fā)明的集成電路的運行的時序圖。
具體實施例方式
參考其中示出本發(fā)明優(yōu)選實施例的附圖將更充分地描述本發(fā)明。在附圖中，相同的附圖標記用于參考對應(yīng)所有相同元件。
圖2是根據(jù)本發(fā)明第一實施例的集成電路200的方框圖。
參考圖2，集成電路200包括存儲塊MB1、MB2、MB3和MB4，它們中的每一個都具有多個子存儲塊SMB1至SMB M；對應(yīng)存儲塊MB1、MB2、MB3和MB4的高速緩沖存儲塊CMB1、CMB2、CMB3和CMB4；和標記存儲控制單元210。圖2的集成電路200具有分離的輸入/輸出端口，并且在時鐘信號周期內(nèi)將寫地址WADD和讀地址RADD輸入給集成電路200。
存儲塊MB1、MB2、MB3和MB4都具有相同的配置，且高速緩沖存儲塊CMB1、CMB2、CMB3和CMB4都具有相同的配置。因此，在下文中，只描述存儲塊MB2和高速緩沖存儲塊CMB2。
寫地址WADD和讀地址RADD分別由高位地址和低位地址組成。高位地址用于選擇多個子存儲塊中的一個子存儲塊。
本發(fā)明主要針對如果寫地址WADD和讀地址RADD彼此相同則分別在存儲塊和高速緩沖存儲塊中同時讀取并寫入數(shù)據(jù)來縮短時鐘信號的周期。
也就是，如果寫地址WADD和讀地址RADD彼此相同，有必要訪問相同存儲塊，例如，MB2的相同子存儲塊，例如，SMB2，在子存儲塊SMB2中讀取數(shù)據(jù)并在對應(yīng)子存儲塊SMB2的高速緩沖存儲塊CMB2中寫入數(shù)據(jù)。
如果數(shù)據(jù)被寫入存儲塊MB2，則在對應(yīng)存儲塊MB2的高速緩沖存儲塊CMB2中讀取數(shù)據(jù)。因此，可同時讀取并寫入數(shù)據(jù)而縮短時鐘信號周期。
因此，在具有相同低位地址(lower address)的存儲塊MB2中，子存儲塊SMB1至SMBM的存儲單元必須對應(yīng)高速緩沖存儲塊CMB2的一個存儲單元。另外，由于可在相同的子存儲塊中讀取并寫入數(shù)據(jù)，高速緩沖存儲塊的尺寸必須等于或大于子存儲塊的尺寸。
標記存儲控制單元210讀取存儲在存儲塊MB1、MB2、MB3和MB4以及高速緩沖存儲塊CMB1、CMB2、CMB3和CMB4中的數(shù)據(jù)或?qū)?shù)據(jù)寫入存儲塊MB1、MB2、MB3和MB4以及高速緩沖存儲塊CMB1、CMB2、CMB3和CMB4。
如果寫地址WADD和讀地址RADD彼此相同，則在存儲塊MB2的一個子存儲塊中讀取數(shù)據(jù)并將數(shù)據(jù)寫入高速緩沖存儲塊CMB2中，被寫入高速緩沖存儲塊CMB2的數(shù)據(jù)應(yīng)該存入的存儲塊MB2的子存儲塊的地址作為標記存儲控制單元210的高速緩沖存儲器地址被存儲。
也就是，高速緩沖存儲器地址是用于選擇子存儲塊的高位地址，該子存儲塊是存儲在高速緩沖存儲塊CMB2的數(shù)據(jù)應(yīng)該被存儲的地方。
通過使用輸入地址的低位地址訪問存儲在標記存儲控制單元210中的高速緩沖存儲器地址，被訪問的高速緩沖存儲器地址與輸入地址的高位地址相比較。
如果下一個寫地址WADD和下一個讀地址RADD彼此相同及下一個寫地址WADD和下一個讀地址RADD與在前的寫地址WADD和在前的讀地址RADD相同，則在高速緩沖存儲塊CMB2中執(zhí)行數(shù)據(jù)寫操作是必要的。在這種情況下，必須確定已寫入高速緩沖存儲塊CMB2的數(shù)據(jù)是否有效。
如果已寫入高速緩沖存儲塊CMB2的數(shù)據(jù)有效，就在對應(yīng)存儲塊MB2的子存儲塊中讀出或?qū)懭霐?shù)據(jù)，對應(yīng)下一個寫地址WADD的數(shù)據(jù)被寫入高速緩沖存儲塊CMB2。顯示存入高速緩沖存儲塊CMB2的數(shù)據(jù)的有效性的有效確定信息被存入標記存儲控制單元210中。
如果寫地址WADD和讀地址RADD彼此不同，則對分別對應(yīng)寫地址WADD和讀地址RADD的兩個不同子存儲塊進行解碼。
因此，集成電路200必須具有彼此分離的寫地址解碼路徑(未示出)和讀地址解碼路徑(未示出)。另外，子存儲塊SMB1至SMBM必須分別連接寫地址解碼路徑和讀地址解碼路徑。
通過輸入管腳和輸出管腳從單數(shù)據(jù)率(SDR)或雙數(shù)據(jù)率(DDR)輸入或輸出數(shù)據(jù)。
標記存儲控制單元210控制存儲塊MB2和高速緩沖存儲塊CMB2并執(zhí)行數(shù)據(jù)的讀和寫操作。標記存儲控制單元210的操作將參考圖3和4進行描述。
圖3是顯示根據(jù)本發(fā)明第二個實施例的集成電路300的方框圖。
集成電路300包括分別具有多個子存儲塊SMB1至SMB M的存儲塊、高速緩沖存儲塊、解碼單元和標記存儲控制單元310。
高速緩沖存儲塊分別對應(yīng)存儲塊，從高速緩沖存儲塊讀取數(shù)據(jù)或?qū)ζ鋵懭霐?shù)據(jù)以響應(yīng)預(yù)定的高速緩沖控制信號CCLS。解碼單元分別對應(yīng)存儲塊并產(chǎn)生解碼信號DS，其控制子存儲塊SMB1至SMB M以響應(yīng)預(yù)定的解碼控制信號DCLS。
為了簡化，圖3只顯示了多個子存儲塊的一個存儲塊MB2、多個解碼單元的一個解碼單元320和多個高速緩沖存儲塊的一個高速緩沖存儲塊CMB2。根據(jù)第二個實施例的集成電路300的操作將參考存儲塊MB2、高速緩沖存儲塊CMB2解碼單元320和標記存儲控制單元310描述。
標記存儲控制單元310接收寫選擇信號WES或讀選擇信號RES，接收寫地址WADD或讀地址RADD，并且如果在時鐘信號周期內(nèi)輸入的寫地址WADD和讀地址RADD彼此相同，則在相同時間產(chǎn)生高速緩沖控制信號CCLS或解碼控制信號DCLS以便寫入并讀取數(shù)據(jù)。盡管圖中未示出，但讀選擇信號RES和寫選擇信號WES可被運用于存儲塊MB2和高速緩沖存儲塊CMB2。
因為如果輸入的寫地址WADD和輸入的讀地址RADD彼此不同則分別對應(yīng)輸入寫地址WADD和輸入讀地址RADD的兩個不同子存儲塊必須被解碼，所以解碼單元包括多個分別對應(yīng)子存儲塊SMB1至SMBM的解碼電路(未示出)。
因此，解碼電路連接于彼此分離的寫地址解碼路徑(未示出)和讀地址解碼路徑(未示出)，及子存儲塊SMB1至SMBM連接于寫地址解碼路徑和讀地址解碼路徑。
圖4是顯示根據(jù)本發(fā)明實施例的同時讀和寫數(shù)據(jù)的方法的流程圖。圖5是用于解釋圖4的步驟440的流程圖，圖6是用于解釋圖4的步驟445的流程圖，圖7是用于解釋圖4的步驟455的流程圖。
在下文中，將參考圖2到圖7描述同時讀和寫數(shù)據(jù)的集成電路和同時讀和寫數(shù)據(jù)的方法。
在步驟410中，確定在時鐘信號周期內(nèi)是否寫地址和讀地址都被輸入。通過圖3的寫選擇信號WES和讀選擇信號RES執(zhí)行這一確定。
這里，當寫選擇信號WES在低位時輸入寫地址WADD，當讀選擇信號RES在低位時輸入讀地址RADD。然而，當寫選擇信號WES和讀選擇信號RES在高位時或許可輸入寫地址WADD和讀地址RADD。
標記存儲控制單元310接收寫選擇信號WES和讀選擇信號RES并接收寫地址WADD和讀地址RADD。
如果寫地址WADD和讀地址RADD都被接收，在步驟420中，確定寫地址WADD的高位地址是否與讀地址RADD的高位地址相同。
寫地址WADD和讀地址RADD具有在它們高位用于指定子存儲塊的信息。因此，如果輸入寫地址WADD和讀地址RADD，通過確認寫地址WADD和讀地址RADD的高位地址來指定子存儲塊。
如果寫地址WADD的高位地址和讀地址RADD的高位地址彼此相同，在步驟430中，確定寫地址WADD和讀地址RADD與預(yù)定的高速緩沖存儲器地址是否相同。
如果寫地址WADD的高位地址與讀地址RADD的高位地址相同，寫地址WADD和讀地址RADD指定相同的子存儲塊。
標記存儲控制單元310存儲其中的高速緩沖存儲器地址。高速緩沖存儲器地址顯示對應(yīng)高速緩沖存儲塊CMB2的子存儲塊的地址。如果寫地址WADD與高速緩沖存儲器地址相同，數(shù)據(jù)必須被寫入高速緩沖存儲塊CMB2。
如果寫地址和讀地址都不與高速緩沖存儲器地址相同，在步驟440中，從對應(yīng)讀地址的存儲塊讀取數(shù)據(jù)并將數(shù)據(jù)寫入高速緩沖存儲塊。參考附圖5更詳細描述步驟440。
如果寫地址和讀地址都不與高速緩沖存儲器地址相同，在步驟510中確定在高速緩沖存儲塊中存入的數(shù)據(jù)是否有效。
如果寫地址WADD和讀地址RADD都不與高速緩沖存儲器地址相同，則數(shù)據(jù)必須被寫入存儲塊MB2的相同子存儲塊中或從存儲塊MB2的相同子存儲塊中讀出。不能在相同的時間在相同的子存儲塊中激活寫字線和讀字線。因此，由于這一原因使用高速緩沖存儲塊CMB2。
如果存儲在高速緩沖存儲塊中的數(shù)據(jù)無效，在步驟540中，從對應(yīng)讀地址的存儲塊中讀取數(shù)據(jù)并將數(shù)據(jù)寫入高速緩沖存儲塊。
如果數(shù)據(jù)必須寫入子存儲塊或從子存儲塊讀出，優(yōu)先數(shù)據(jù)讀出操作。因此，從對應(yīng)讀地址RADD的存儲塊MB2的子存儲塊中讀取數(shù)據(jù)。由于存儲在高速緩沖存儲塊CMB2中的數(shù)據(jù)無效，數(shù)據(jù)就被寫入高速緩沖存儲塊CMB2。
標記存儲控制單元310將解碼控制信號PCLS提供到解碼單元320。然后，在解碼單元320中對應(yīng)解碼電路的讀地址RADD的解碼電路通過產(chǎn)生解碼信號DS來解碼對應(yīng)的子存儲塊。輸出存儲在子存儲塊中的數(shù)據(jù)。圖3的MDOUT表示通過其輸出存儲在存儲塊MB2中的數(shù)據(jù)的路徑。Q表示輸出管腳。輸出管腳Q和輸入管腳D彼此分離。
標記存儲控制單元310產(chǎn)生高速緩沖控制信號CCLS并將數(shù)據(jù)寫入高速緩沖存儲塊CMB2。
由于存儲在高速緩沖存儲塊CMB2的數(shù)據(jù)被更新，在步驟550中更新寫入高速緩沖存儲塊CMB2的數(shù)據(jù)上的信息。由標記存儲控制單元310執(zhí)行高速緩沖的數(shù)據(jù)信息的更新。
如果存儲在高速緩沖存儲塊CMB2的數(shù)據(jù)是有效的，在步驟520中，從對應(yīng)讀地址的存儲塊中讀取數(shù)據(jù)，并讀取存儲在高速緩沖存儲塊CMB2的數(shù)據(jù)并將數(shù)據(jù)寫入對應(yīng)的存儲塊。
由于當數(shù)據(jù)必須都寫入并從相同子存儲塊中讀出時優(yōu)先數(shù)據(jù)讀操作，從對應(yīng)讀地址RADD的存儲塊MB2的子存儲塊中讀取數(shù)據(jù)以響應(yīng)從標記存儲控制單元310產(chǎn)生的解碼控制信號DCLS。
由于存儲在高速緩沖存儲塊CMB2的數(shù)據(jù)是有效的，就讀取存儲在高速緩沖存儲塊CMB2的數(shù)據(jù)被讀，且讀取的數(shù)據(jù)被寫入對應(yīng)讀取數(shù)據(jù)的子存儲塊中。然后，在步驟530中，數(shù)據(jù)被寫入高速緩沖存儲塊CMB2以響應(yīng)高速緩沖控制信號CCLS，且在寫入高速緩沖存儲塊CMB2的數(shù)據(jù)上的信息被更新。通過標記存儲控制單元310執(zhí)行更新高速緩沖數(shù)據(jù)信息。
在相同的時間執(zhí)行數(shù)據(jù)寫和讀操作。即，由于數(shù)據(jù)被寫入子存儲塊和從高速緩沖存儲塊CMB2讀出，可在相同時間激活寫字線和讀字線。因此，時鐘信號周期比順次激活寫字線和讀字線的常規(guī)集成電路縮短得更多。
在步驟445中，確定是否只有寫地址和讀地址中之一與高速緩沖存儲器地址相同，或者寫地址和讀地址是否都與高速緩沖存儲器地址相同，然后執(zhí)行數(shù)據(jù)寫和讀操作。將參考圖6更詳細地描述步驟445。
如果確定寫地址和讀地址中只有一個與高速緩沖存儲器地址相同，則執(zhí)行步驟610。在高速緩沖存儲塊上執(zhí)行依據(jù)與高速緩沖存儲器地址相同的地址的操作，并在存儲塊上執(zhí)行依據(jù)與高速緩沖存儲器地址不相同的其它地址的其它操作。
也就是，如果讀地址RADD與高速緩沖存儲器地址相同，且寫地址與高速緩沖存儲器地址不相同，則從高速緩沖存儲塊CMB2中讀取數(shù)據(jù)。標記存儲控制單元310將高速緩沖控制信號CCLS提供到高速緩沖存儲塊CMB2以執(zhí)行數(shù)據(jù)讀操作。讀取的數(shù)據(jù)如圖3中CDOUT所示。
標記存儲控制單元310產(chǎn)生解碼控制信號DCLS以在存儲塊MB2上執(zhí)行數(shù)據(jù)寫操作。
如果寫地址與高速緩沖存儲器地址相同且讀地址RADD與高速緩沖存儲器地址不相同，數(shù)據(jù)被寫入高速緩沖存儲塊CMB2并從存儲塊MB2中讀出數(shù)據(jù)。
如果寫地址和讀地址都與高速緩沖存儲器地址相同，在步驟620中，從高速緩沖存儲塊中讀取數(shù)據(jù)并將數(shù)據(jù)寫入存儲塊，并更新寫入存儲塊的數(shù)據(jù)上的信息。
如果寫地址和讀地址都與高速緩沖存儲器地址相同，數(shù)據(jù)必須被寫入高速緩沖存儲塊CMB2或從高速緩沖存儲塊CMB2中讀出。然而，與數(shù)據(jù)不能在相同時間被寫入子存儲塊或從子存儲塊讀出數(shù)據(jù)的理由一樣，不可能將數(shù)據(jù)寫入高速緩沖存儲塊CMB2或從高速緩沖存儲塊CMB2中讀出數(shù)據(jù)。
因此，從高速緩沖存儲塊CMB2中讀取數(shù)據(jù)以響應(yīng)高速緩沖控制信號CCLS然后將數(shù)據(jù)寫入對應(yīng)寫地址的子存儲塊以響應(yīng)解碼控制信號DCLS。由于應(yīng)該將數(shù)據(jù)寫入高速緩沖存儲塊CMB2但卻將數(shù)據(jù)寫入子存儲塊，因此存儲在高速緩沖存儲塊CMB2中的數(shù)據(jù)是無效的。因此，通過標記存儲控制單元310更新存儲在高速緩沖存儲塊CMB2中的數(shù)據(jù)上的信息。
如果在步驟420中寫地址的高位地址和讀地址的高位地址彼此不同，則在步驟450中確定寫地址和讀地址與高速緩沖存儲器地址是否相同。
在步驟455中，確定寫地址或讀地址中是否有一個與高速緩沖存儲器地址相同或者是否寫地址與讀地址都與高速緩沖存儲器地址相同，并根據(jù)該確定執(zhí)行數(shù)據(jù)寫和讀操作。參考圖7，更詳細描述步驟455。
如果寫地址和讀地址中只有一個與高速緩沖存儲器地址相同，在步驟710中，在高速緩沖存儲塊上執(zhí)行與高速緩沖存儲器地址相同的地址的對應(yīng)操作，并在存儲塊上執(zhí)行對應(yīng)與高速緩沖存儲器地址不相同的其它地址的操作。
也就是，如果讀地址RADD與高速緩沖存儲器地址相同而寫地址WADD與高速緩沖存儲器地址不相同則從高速緩沖存儲塊CMB2中讀取數(shù)據(jù)以響應(yīng)高速緩沖控制信號CCLS。另外，標記存儲控制單元310產(chǎn)生解碼控制信號DCLS以在存儲塊MB2上執(zhí)行數(shù)據(jù)寫操作。
如果寫地址WADD和讀地址RADD都與高速緩沖存儲器地址相同，則從高速緩沖存儲塊上讀取數(shù)據(jù)并將數(shù)據(jù)寫入存儲塊，在步驟720中更新寫入存儲塊的數(shù)據(jù)上的信息。
如果寫地址和讀地址都與高速緩沖存儲器地址相同，則必須在高速緩沖存儲塊CMB2上執(zhí)行數(shù)據(jù)寫入并讀取操作。然而，由于不能在相同時間從子存儲塊上讀和寫數(shù)據(jù)這一相同原因也不可能將數(shù)據(jù)寫入高速緩沖存儲塊CMB2或從高速緩沖存儲塊CMB2中讀取數(shù)據(jù)。
因此，從高速緩沖存儲塊CMB2讀取數(shù)據(jù)以響應(yīng)高速緩沖控制信號CCLS然后將數(shù)據(jù)寫入對應(yīng)寫地址的子存儲塊以響應(yīng)解碼控制信號DCLS。由于應(yīng)該將數(shù)據(jù)寫入高速緩沖存儲塊CMB2但卻將數(shù)據(jù)寫入子存儲塊，存儲在高速緩沖存儲塊CMB2中的數(shù)據(jù)就無效。因此，通過標記存儲控制單元310更新存儲在高速緩沖存儲塊CMB2中的數(shù)據(jù)上的信息。
如果無論寫地址或讀地址都與高速緩沖存儲器地址不相同作為步驟450確定的結(jié)果，在步驟460中在分別對應(yīng)存儲塊的寫地址和讀地址的兩個不同子存儲塊上執(zhí)行數(shù)據(jù)寫和讀操作(步驟460)。
在這種情況，寫地址和讀地址RADD指定兩個不同子存儲塊。由于指定兩個不同子存儲塊，通過使用分別對應(yīng)子存儲塊的解碼電路(未示出)執(zhí)行數(shù)據(jù)讀和寫操作。
由于包括用于解碼子存儲塊的分離解碼電路并且寫地址解碼路徑和讀地址解碼路徑彼此分離，如果存儲塊的子存儲塊彼此不同可在相同的時間對子存儲塊執(zhí)行數(shù)據(jù)寫操作并從子存儲塊中執(zhí)行數(shù)據(jù)讀操作。
如果在步驟410中輸入寫地址或讀地址，在步驟465中，確定輸入的地址與高速緩沖存儲器地址是否相同。
如果輸入的地址與高速緩沖存儲器地址相同，在步驟470中，在高速緩沖存儲塊上執(zhí)行對應(yīng)輸入地址的操作。在這種情況下，在時鐘信號周期內(nèi)輸入寫地址WADD或讀地址RADD之一。
如果輸入的地址與高速緩沖存儲器地址不相同，在存儲塊MB2上執(zhí)行對應(yīng)其它地址的操作。
也就是，如果輸入寫地址WADD并且輸入的寫地址WADD與高速緩沖存儲器地址相同，則在高速緩沖存儲塊CMB2上執(zhí)行數(shù)據(jù)寫操作。如果輸入讀地址RADD并且輸入的讀地址RADD與高速緩沖存儲器地址相同，則在高速緩沖存儲塊CMB2上執(zhí)行數(shù)據(jù)讀操作。這里，標記存儲控制單元310產(chǎn)生高速緩沖控制信號CCLS以在高速緩沖存儲塊CMB2上執(zhí)行數(shù)據(jù)寫或讀操作。
如果輸入的地址與高速緩沖存儲器地址不相同，在步驟475中，在存儲塊上執(zhí)行對應(yīng)與高速緩沖存儲器地址不相同的輸入地址的操作。
圖8是用于解釋根據(jù)本發(fā)明的集成電路的操作的時序圖。
參考圖8，圖8的時鐘信號CLK的周期是圖1的時鐘信號CLK的周期的一半。也就是，圖8的時鐘信號CLK的頻率是圖1的時鐘信號CLK的頻率的兩倍。
在現(xiàn)有技術(shù)中，由于在時鐘信號CLK的周期內(nèi)依次激活用于數(shù)據(jù)寫操作的字線和用于數(shù)據(jù)讀操作的字線，就很難縮短時鐘信號CLK的周期。然而，根據(jù)本發(fā)明的在相同時間讀和寫數(shù)據(jù)的集成電路和方法，由于在時鐘信號CLK的周期內(nèi)在相同時間激活用于數(shù)據(jù)讀操作的字線WL1和用于數(shù)據(jù)寫操作的字線WL2，因此可縮短時鐘信號CLK的周期。
本發(fā)明可用于輸入端口和輸出端口是分離的并在時鐘信號周期內(nèi)能接收寫地址和讀地址二者的集成電路。根據(jù)本發(fā)明，就能夠以單數(shù)據(jù)率(SDR)或雙數(shù)據(jù)率(DDR)向輸入管腳輸入數(shù)據(jù)和從輸出管腳輸出數(shù)據(jù)，輸入管腳和輸出管腳彼此分離。
如上所述，用于在相同時間讀和寫數(shù)據(jù)的集成電路將存儲塊分成多個子存儲塊，還包括解碼每個子存儲塊的解碼電路、寫地址解碼路徑、連接于所有子存儲塊的讀地址解碼路徑、并在時鐘信號周期內(nèi)的相同時間下從存儲塊和高速緩沖存儲塊讀取數(shù)據(jù)或?qū)λ鼈儗憯?shù)據(jù)，由此提高時鐘信號運行頻率。
在參考其示例性的實施例具體地示出并描述了本發(fā)明，應(yīng)當理解在不脫離本發(fā)明及其權(quán)利要求所限定的精神和范圍下，本領(lǐng)域普通技術(shù)人員可在形式和細節(jié)上進行各種變化。
權(quán)利要求
1.一種具有分離的數(shù)據(jù)輸入端口和數(shù)據(jù)輸出端口并在時鐘信號周期內(nèi)對其輸入寫地址和讀地址的集成電路，該集成電路包括多個各自包含多個子存儲塊的存儲塊；分別對應(yīng)存儲塊的多個高速緩沖存儲塊；和從存儲塊和高速緩沖存儲塊讀取數(shù)據(jù)或?qū)?shù)據(jù)寫入存儲塊和高速緩沖存儲塊以響應(yīng)寫地址和讀地址的標記存儲控制單元，其中如果讀地址的高位地址與寫地址的高位地址彼此相同則標記存儲控制單元促使集成電路在相同時間從存儲塊讀取數(shù)據(jù)并將數(shù)據(jù)寫入高速緩沖存儲塊并且如果讀地址的高位地址與寫地址的高位地址彼此相同則標記存儲控制單元促使集成電路在相同時間從高速緩沖存儲塊讀取數(shù)據(jù)并將數(shù)據(jù)寫入存儲塊。
2.根據(jù)權(quán)利要求1所述的集成電路，其中當寫地址和讀地址彼此不同時分別對應(yīng)寫地址和讀地址的兩個不同的子存儲塊被解碼。
3.根據(jù)權(quán)利要求1所述的集成電路，進一步包括彼此分離的寫地址解碼路徑和讀地址解碼路徑、連接寫地址解碼路徑和讀地址解碼路徑的子存儲塊。
4.根據(jù)權(quán)利要求1所述的集成電路，其中，在存儲塊中的子存儲塊中，在具有相同低位地址的各個子存儲塊中的存儲單元對應(yīng)高速緩沖存儲塊的相同存儲單元。
5.根據(jù)權(quán)利要求1所述的集成電路，其中高速緩沖存儲塊的尺寸等于或大于每一子存儲塊的尺寸。
6.根據(jù)權(quán)利要求1所述的集成電路，其中標記存儲控制單元存儲用于確定存儲在高速緩沖存儲塊中的數(shù)據(jù)是否有效的有效確定信息和顯示對應(yīng)高速緩沖存儲塊的子存儲塊的地址的高速緩沖存儲器地址。
7.根據(jù)權(quán)利要求6所述的集成電路，其中，當選擇一個子存儲塊的寫地址的高位地址與選擇一個子存儲塊的讀地址的高位地址相同時，標記存儲控制單元促使集成電路從對應(yīng)讀地址的子存儲塊中讀取數(shù)據(jù)并將數(shù)據(jù)寫入高速緩沖存儲塊，當無論寫地址和讀地址與高速緩沖存儲器地址都不相同時在相同時間內(nèi)讀取或?qū)懭霐?shù)據(jù)。
8.根據(jù)權(quán)利要求6所述的集成電路，其中標記控制單元當選擇一個子存儲塊的寫地址的高位地址與讀地址的高位地址相同時，當寫地址和讀地址之一與高速緩沖存儲器地址相同時，在高速緩沖存儲塊上執(zhí)行對應(yīng)于與高速緩沖存儲器地址相同的地址的操作并在存儲器塊上執(zhí)行對應(yīng)于與高速緩沖存儲器地址不相同的地址的操作；并且當寫地址與讀地址都與高速緩沖存儲器地址相同時，從高速緩沖存儲塊上讀取數(shù)據(jù)并將數(shù)據(jù)寫入存儲塊。并且在相同時間讀取數(shù)據(jù)或?qū)懭霐?shù)據(jù)。
9.根據(jù)權(quán)利要求6所述的集成電路，其中標記存儲控制單元，當選擇一個子存儲塊的寫地址的高位地址與讀地址的高位地址不相同時，當寫地址和讀地址中的一個與高速緩沖存儲器地址相同時，在高速緩沖存儲塊上執(zhí)行對應(yīng)于與高速緩沖存儲器地址相同的地址的操作并在存儲器塊上執(zhí)行對應(yīng)于與高速緩沖存儲器地址不相同的其它地址的操作；并如果寫地址與讀地址都與高速緩沖存儲器地址相同，從高速緩沖存儲塊上讀取數(shù)據(jù)然后將數(shù)據(jù)寫入存儲塊，如果無論寫地址和讀地址與高速緩沖存儲器地址都不相同，從分別對應(yīng)讀地址和寫地址的兩個不同的子存儲塊中取并寫入數(shù)據(jù)；
10.根據(jù)權(quán)利要求1所述的集成電路，其中以單數(shù)據(jù)率(SDR)或雙數(shù)據(jù)率(DDR)輸入并輸出數(shù)據(jù)。
11.一種具有分離的數(shù)據(jù)輸入和輸出端口的集成電路，該集成電路包括各自包含多個子存儲塊的多個存儲塊；分別對應(yīng)存儲塊并對其讀或?qū)憯?shù)據(jù)以響應(yīng)高速緩沖控制信號的多個高速緩沖存儲塊；分別對應(yīng)存儲塊并產(chǎn)生用于控制子存儲塊以響應(yīng)寫地址、讀地址和解碼控制信號的解碼信號的多個解碼單元；以及接收寫選擇信號或讀選擇信號的標記存儲控制單元接收寫地址或讀地址并產(chǎn)生解碼控制信號的高速緩沖控制信號以便根據(jù)寫地址讀地址之比來讀并寫數(shù)據(jù)。
12.根據(jù)權(quán)利要求11所述的集成電路，其中解碼單元各自包括分別對應(yīng)子存儲塊的多個解碼電路。
13.根據(jù)權(quán)利要求12所述的集成電路，其中解碼電路連接于彼此分離的寫地址解碼路徑和讀地址解碼路徑，且子存儲塊分別連接于寫地址解碼路徑和讀地址解碼路徑。
14.根據(jù)權(quán)利要求11所述的集成電路，其中，當寫地址和讀地址彼此不相同時，分別對應(yīng)寫地址和讀地址的兩個不同子存儲塊被解碼。
15.根據(jù)權(quán)利要求11所述的集成電路，其中，在一個存儲塊中的子存儲塊中，在具有相同低位地址的各個子存儲塊中的存儲單元對應(yīng)一個高速緩沖存儲塊的相同存儲單元。
16.根據(jù)權(quán)利要求11所述的集成電路，其中，高速緩沖存儲塊的尺寸等于或大于每個子存儲塊的尺寸。
17.根據(jù)權(quán)利要求11所述的集成電路，其中標記存儲控制單元存儲用于確定存儲在高速緩沖存儲塊中的數(shù)據(jù)是否有效和指示對應(yīng)高速緩沖存儲塊的子存儲塊的地址的高速緩沖存儲器地址的有效確定信息。
18.根據(jù)權(quán)利要求17所述的集成電路，其中，當選擇的一個子存儲塊的寫地址的高位地址與選擇的一個子存儲塊的讀地址的高位地址相同時，標記存儲控制單元促使集成電路從對應(yīng)讀地址的子存儲塊中讀取數(shù)據(jù)并將數(shù)據(jù)寫入高速緩沖存儲塊，當無論寫地址和讀地址與高速緩沖存儲器地址都不相同時在相同時間內(nèi)讀或?qū)憯?shù)據(jù)。
19.根據(jù)權(quán)利要求17所述的集成電路，其中的標記存儲控制單元當選擇一個子存儲塊的寫地址的高位地址與讀地址的高位地址相同時，當寫地址和讀地址之一與高速緩沖存儲器地址相同時，產(chǎn)生高速緩沖控制信號以在高速緩沖存儲塊上執(zhí)行對應(yīng)于與高速緩沖存儲器(地址)相同的地址的操作并產(chǎn)生解碼控制信號以在存儲器塊上執(zhí)行對應(yīng)于與高速緩沖存儲器地址不相同的地址的操作，以及當寫地址與讀地址都與高速緩沖存儲器地址相同時，產(chǎn)生高速緩沖控制信號以從高速緩沖存儲塊中讀取數(shù)據(jù)并產(chǎn)生解碼控制信號以將數(shù)據(jù)寫入存儲塊，并且同時讀數(shù)據(jù)或?qū)憯?shù)據(jù)。
20.根據(jù)權(quán)利要求17所述的集成電路，其中標記存儲控制單元，當選擇一個子存儲塊的寫地址的高位地址與讀地址的高位地址不相同時，當寫地址和讀地址之一與高速緩沖存儲器地址相同時，產(chǎn)生高速緩沖控制信號以在高速緩沖存儲塊上執(zhí)行對應(yīng)于與高速緩沖存儲器地址相同的地址的操作并產(chǎn)生解碼控制信號以在存儲器塊上執(zhí)行對應(yīng)于與高速緩沖存儲器地址不相同的其它地址的操作，以及當寫地址與讀地址都與高速緩沖存儲器地址相同時，產(chǎn)生高速緩沖控制信號從高速緩沖存儲塊上讀取數(shù)據(jù)；產(chǎn)生解碼控制信號以便將數(shù)據(jù)寫入存儲塊，并且如果寫地址和讀地址與高速緩沖存儲器地址都不相同，則產(chǎn)生解碼控制信號以從分別對應(yīng)讀地址和寫地址的兩個不同的子存儲塊中讀和寫數(shù)據(jù)；
21.根據(jù)權(quán)利要求11所述的集成電路，其中以單數(shù)據(jù)率(SDR)或雙數(shù)據(jù)率(DDR)輸入和輸出數(shù)據(jù)。
22.一種在集成電路中讀數(shù)據(jù)和寫數(shù)據(jù)的方法，所述集成電路包含分離的輸入和輸出端口、各自具有多個子存儲塊的多個存儲塊、以及分別對應(yīng)存儲塊并在時鐘信號周期內(nèi)對其輸入寫地址和讀地址的多個高速緩沖存儲塊，該方法包括(a)確定在時鐘信號周期內(nèi)是否寫地址和讀地址都被輸入或?qū)懙刂泛妥x地址之一被輸入；(b)當寫地址和讀地址兩個都被輸入時，確定寫地址的高位地址與讀地址的高位地址是否相同；(c)當寫地址的高位地址與讀地址的高位地址相同時，確定寫地址和讀地址中是否至少一個與高速緩沖存儲器地址相同；以及(d)當寫地址和讀地址與高速緩沖存儲器地址都不同時，從對應(yīng)讀地址的存儲塊中讀取數(shù)據(jù)并將數(shù)據(jù)寫入高速緩沖存儲塊中。
23.根據(jù)權(quán)利要求22所述的方法，其中步驟(d)進一步包括(d1)確定存儲在高速緩沖存儲塊中的數(shù)據(jù)是否有效；(d2)當存儲在高速緩沖存儲塊中的數(shù)據(jù)無效時，從對應(yīng)讀地址的存儲塊中讀取數(shù)據(jù)并將數(shù)據(jù)寫入高速存儲器塊；(d3)更新寫入高速緩沖存儲塊的數(shù)據(jù)上的信息；(d4)當存儲在高速緩沖存儲塊中的數(shù)據(jù)有效時，從對應(yīng)讀地址的存儲塊上讀取數(shù)據(jù)并將高速緩沖存儲塊中存儲的有效數(shù)據(jù)寫入存儲塊；以及(d5)將數(shù)據(jù)寫入高速緩沖存儲塊并更新寫入高速緩沖存儲塊的數(shù)據(jù)上的信息。
24.根據(jù)權(quán)利要求22所述的方法，其中高速緩沖存儲器地址顯示對應(yīng)高速緩沖存儲塊的子存儲塊的地址。
25.根據(jù)權(quán)利要求22所述的方法，其中步驟(c)進一步包括(c1)當寫地址和讀地址之一與高速緩沖存儲器地址相同時，在高速緩沖存儲塊上執(zhí)行對應(yīng)于與高速緩沖存儲器地址相同的地址的操作并在存儲塊上執(zhí)行對應(yīng)于與高速緩沖存儲器地址不相同的地址操作；以及(c2)當寫地址和讀地址都與高速緩沖存儲器地址相同時，從高速緩沖存儲塊上讀取數(shù)據(jù)、將數(shù)據(jù)寫入存儲塊，并更新寫入存儲塊的數(shù)據(jù)上的信息。
26.根據(jù)權(quán)利要求22所述的方法，其中步驟(b)進一步包括(b1)當寫地址的高位地址與讀地址的高位地址不相同時，確定寫地址和讀地址與高速緩沖存儲器地址是否相同；(b2)當寫地址或讀地址與高速緩沖存儲器地址相同時，在高速緩沖存儲塊上執(zhí)行對應(yīng)于與高速緩沖存儲器地址相同的地址的操作并在存儲塊上執(zhí)行對應(yīng)于與高速緩沖存儲器地址不相同的其他的地址操作；(b3)當寫地址和讀地址都與高速緩沖存儲器地址相同時，從高速緩沖存儲塊上讀取數(shù)據(jù)，并將數(shù)據(jù)寫入存儲塊，并更新寫入存儲塊的數(shù)據(jù)上的信息；以及(b4)當寫地址和讀地址都于高速緩沖存儲器地址不相同時，在對應(yīng)被選存儲塊的寫地址和讀地址的兩個不同子存儲塊上執(zhí)行數(shù)據(jù)寫操作和數(shù)據(jù)讀操作。
27.根據(jù)權(quán)利要求22所述的方法，其中步驟(a)進一步包括(a1)當只輸入寫數(shù)據(jù)或讀數(shù)據(jù)中的一個時，確定輸入地址與高速緩沖存儲器地址是否相同；(a2)當輸入地址與高速緩沖存儲器地址相同時，在高速緩沖存儲塊上執(zhí)行對應(yīng)于與高速緩沖存儲器地址相同的輸入地址的操作；以及(a3)當輸入地址與高速緩沖存儲器地址不相同時，在存儲塊上執(zhí)行對應(yīng)于與高速緩沖存儲器地址不相同的輸入地址的操作。
28.根據(jù)權(quán)利要求22所述的方法，其中，在存儲塊的不同子存儲塊中，在具有相同低位地址的各個子存儲塊中的存儲單元對應(yīng)高速緩沖存儲塊的相同存儲單元。
29.根據(jù)權(quán)利要求22所述的方法，其中高速緩沖存儲塊的尺寸等于或大于每個子存儲塊的尺寸。
30.根據(jù)權(quán)利要求22所述的方法，其中以單數(shù)據(jù)率(SDR)或雙數(shù)據(jù)率(DDR)輸入和輸出數(shù)據(jù)。
31.一種集成電路，包括分離的輸入和輸出數(shù)據(jù)端口；包括多個子存儲塊的存儲塊；以存儲至少與子存儲塊相同數(shù)據(jù)量的高速緩沖存儲塊；和標記存儲器控制單元，其標記對應(yīng)于子存儲器塊的地址的高速緩沖存儲塊的有效條目，當讀和寫操作尋址相同的子存儲器塊時通過使用至少一個操作的高速緩沖存儲塊來同時協(xié)調(diào)讀和寫操作。
32.一種在集成電路中同時執(zhí)行讀和寫操作的方法，該方法包括將存儲塊分割成多個子存儲塊；保持高速緩沖存儲塊足夠大以存儲至少與子存儲塊相同數(shù)量的數(shù)據(jù)；在具有對應(yīng)子存儲塊地址的高速緩沖存儲塊中標記有效條目；以及當讀和寫操作都尋址相同存儲塊時，通過使用一個操作的高速緩沖存儲塊并且在可能時通過在不同子存儲塊上同時執(zhí)行操作來同時執(zhí)行讀和寫操作。
全文摘要
提供一種在相同時間讀和寫數(shù)據(jù)的集成電路和方法。該集成電路具有分離的輸入和輸出端口并在時鐘信號的周期內(nèi)輸入寫地址和讀地址。該電路包括分別包含多個子存儲塊的存儲塊，分別對應(yīng)存儲塊的高速緩沖存儲塊、和標記存儲控制單元。標記存儲控制單元以響應(yīng)寫地址或讀地址控制從存儲塊和高速緩沖存儲塊中讀數(shù)據(jù)和對存儲塊和高速緩沖存儲塊中寫數(shù)據(jù)。特別地，如果讀地址的高位地址和寫地址的高位地址彼此相同，在相同的時間執(zhí)行從存儲塊和高速緩沖存儲塊中讀取數(shù)據(jù)并將數(shù)據(jù)寫入存儲塊和高速緩沖存儲塊中。
文檔編號G11C7/22GK1507051SQ200310124070
公開日2004年6月23日 申請日期2003年10月27日 優(yōu)先權(quán)日2002年10月26日
發(fā)明者孫教民, 徐英豪 申請人:三星電子株式會社