專利名稱：具備磁隧道結(jié)的薄膜磁性體存儲器的制作方法
技術領域：
本發(fā)明涉及薄膜磁性體存儲器，更特定地說，涉及具備具有磁隧道結(jié)(MTJ)的磁性體存儲單元的薄膜磁性體存儲器。
背景技術：
作為新一代的非易失性存儲器，MRAM(磁隨機存取存儲器)器件正越來越引人注目。MRAM器件是使用在半導體集成電路上形成的多個薄膜磁性體進行非易失性的數(shù)據(jù)存儲、能對于薄膜磁性體分別進行隨機存取的存儲器。
特別是，已發(fā)表了近年來通過將利用了磁隧道結(jié)的薄膜磁性體用作存儲單元、MRAM器件的性能得到了飛躍的進步的情況。在下述的技術文獻中作了關于具備有磁隧道結(jié)的存儲單元的MRAM器件的報告“A10ns Read and Write Non-Volatile Memory Array Using a MagneticTunnel Junction and FET Switch in each Cell(在每個單元中使用磁隧道結(jié)和FET開關的10ns讀寫非易失性存儲器陣列)”(RoyScheuerlein)，2000 ISSCC Digest of Technical Papers，TA7.2，“Nonvolatile RAM based on Magnetic Tunnel Junction Element(基于磁隧道結(jié)元件的非易失性RAM)”(M.Durlam等)，2000 ISSCCDigest of Technical Papers，TA7.3，“A 256kb 3.0V 1T1MTJNonvolatile Magnetoresistive RAM(256kb 3.0V 1T1MTJ非易失性磁阻性RAM)”(Peter K.Naji等)，2001 ISSCC Digest of TechnicalPapers，TA7.6。
圖11是示出具有磁隧道結(jié)部的存儲單元(以下，也單單稱為MTJ存儲單元)的結(jié)構(gòu)的概略圖。
參照圖11，MTJ存儲單元具備其電阻值根據(jù)以磁的方式寫入的存儲數(shù)據(jù)電平而變化的隧道磁阻元件TMR和存取晶體管ATR。存取晶體管ATR在位線BL與源電壓線SL之間與隧道磁阻元件TMR串聯(lián)地連接。作為存取晶體管ATR，代表性地應用在半導體襯底上形成的場效應晶體管。
對于MTJ存儲單元來說，設置在數(shù)據(jù)寫入時分別流過不同的方向的數(shù)據(jù)寫入電流用的位線BL和數(shù)字線DL、指示數(shù)據(jù)讀出用的讀字線RWL以及在數(shù)據(jù)讀出時將隧道磁阻元件TMR的電壓下拉到接地電壓GND用的源電壓線SL。在數(shù)據(jù)讀出時，響應于存取晶體管ATR的接通，隧道磁阻元件TMR導電性地結(jié)合在源電壓線SL與位線BL之間。
圖12是說明對于MTJ存儲單元的數(shù)據(jù)寫入工作的概念圖。
參照圖12，隧道磁阻元件TMR具有有被固定的恒定磁化方向的強磁性體層(以下，也單單稱為固定磁化層」)FL和在與來自外部的施加磁場對應的方向上被磁化的強磁性體層(以下，也單單稱為自由磁化層)VL。在固定磁化層FL與自由磁化層VL之間配置用絕緣體膜形成的隧道勢壘(隧道膜)TB。根據(jù)被寫入的存儲數(shù)據(jù)的電平，自由磁化層VL在與固定磁化層FL為同一的方向或與固定磁化層FL相反的方向上被磁化。利用該固定磁化層FL、隧道勢壘TB和自由磁化層VL形成磁隧道結(jié)。
隧道磁阻元件TMR的電阻值根據(jù)固定磁化層FL與自由磁化層VL的各自的磁化方向的相對關系而變化。具體地說，在固定磁化層FL的磁化方向與自由磁化層VL中的磁化方向相同(平行)的情況下，隧道磁阻元件TMR的電阻值為最小值Rmin，在兩者的磁化方向相反(反平行)的情況下，隧道磁阻元件TMR的電阻值為最大值Rmax。
在數(shù)據(jù)寫入時，讀字線RWL被非激活，存取晶體管ATR被關斷。在該狀態(tài)下，在與寫入數(shù)據(jù)的電平對應的方向上使自由磁化層VL磁化用的數(shù)據(jù)寫入電流分別流過位線BL和數(shù)字線DL。
圖13是示出數(shù)據(jù)寫入時的數(shù)據(jù)寫入電流與隧道磁阻元件的磁化方向的關聯(lián)的概念圖。
參照圖13，橫軸H(EA)表示在隧道磁阻元件TMR內(nèi)的自由磁化層VL中在磁化容易軸(EA)方向上施加的磁場。另一方面，縱軸H(HA)表示在自由磁化層VL中在磁化困難軸(HA)方向上作用的磁場。磁場H(EA)和磁場H(HA)分別與由分別流過位線BL和數(shù)字線DL的電流產(chǎn)生的2個磁場的各一方相對應。
在MTJ存儲單元中，固定磁化層FL的被固定的磁化方向沿自由磁化層VL的磁化容易軸，自由磁化層VL根據(jù)存儲數(shù)據(jù)的電平(“1”和“0”)，沿磁化容易軸方向在與固定磁化層FL平行或反平行(相反)的方向上被磁化。MTJ存儲單元與這樣的自由磁化層VL的2種磁化方向相對應，可存儲1位的數(shù)據(jù)(“1”和“0”)。
只在所施加的磁場H(EA)和H(HA)的和到達圖中示出的星形特性線的外側(cè)的情況下，才能新改寫自由磁化層VL的磁化方向。即，在所施加的數(shù)據(jù)寫入磁場為與星形特性線的內(nèi)側(cè)的區(qū)域相當?shù)膹姸鹊那闆r下，自由磁化層VL的磁化方向不變化。
如星形特性線中所示，通過對自由磁化層VL施加磁化困難軸方向的磁場，可降低在使沿磁化容易軸的磁化方向變化方面所必要的磁化閾值。在如圖13示出的例子那樣設計了數(shù)據(jù)寫入時的工作點的情況下，在作為數(shù)據(jù)寫入對象的MTJ存儲單元中，將磁化容易軸方向的數(shù)據(jù)寫入磁場設計成其強度為HWR。即，將流過位線BL或數(shù)字線DL的數(shù)據(jù)寫入電流的值設計成能得到該數(shù)據(jù)寫入磁場HWR。一般來說，數(shù)據(jù)寫入磁場HWR用在磁化方向的轉(zhuǎn)換方面所必要的開關磁場HSR和裕量部分ΔH的和來表示。即，用HWR＝HSR+ΔH來表示。
為了改寫MTJ存儲單元的存儲數(shù)據(jù)、即隧道磁阻元件TMR的磁化方向，必須在數(shù)字線DL和位線BL這兩者中流過規(guī)定電平以上的數(shù)據(jù)寫入電流。由此，隧道磁阻元件TMR中的自由磁化層VL根據(jù)沿磁化容易軸(EA)的數(shù)據(jù)寫入磁場的方向，在與固定磁化層FL平行或相反(反平行)的方向上被磁化。即，在隧道磁阻元件TMR中一度存儲的磁場方向、即MTJ存儲單元的存儲數(shù)據(jù)，在進行新的數(shù)據(jù)寫入之前的期間內(nèi)，以非易失性的方式被保持。
圖14是說明來自MTJ存儲單元的數(shù)據(jù)讀出工作的概念圖。
參照圖14，在數(shù)據(jù)讀出工作時，存取晶體管ATR響應于讀字線RWL的激活而被接通。由此，隧道磁阻元件TMR的電壓在被下拉到接地電壓GND的狀態(tài)下與位線BL導電性地結(jié)合。
在該狀態(tài)下，如果將位線BL的電壓上拉到規(guī)定電壓，則與隧道磁阻元件TMR的電阻對應的、即與MTJ存儲單元的存儲數(shù)據(jù)的電平對應的存儲單元電流Icell通過包含位線BL和隧道磁阻元件TMR的電流路徑。例如，通過將該存儲單元電流Icell與規(guī)定的基準電流比較，可從MTJ存儲單元讀出存儲數(shù)據(jù)。
再有，一般來說，將存儲單元電流Icell設計成與上述的數(shù)據(jù)寫入電流相比小約1～2個數(shù)量級。因而，因存儲單元電流Icell的影響而錯誤地改寫MTJ存儲單元的存儲數(shù)據(jù)的可能性很小。即，可進行非破壞性的數(shù)據(jù)讀出。
圖15是示出在半導體襯底上連接的MTJ存儲單元的第1結(jié)構(gòu)例的圖。
參照圖15，在半導體襯底SUB上形成的存取晶體管ATR具有作為n型區(qū)的雜質(zhì)區(qū)110和120以及柵區(qū)130。雜質(zhì)區(qū)110經(jīng)在接觸孔135中形成的金屬膜與源電壓線SL導電性地結(jié)合。
在源電壓線SL的上層設置的金屬布線層中形成數(shù)字線DL。在數(shù)字線DL的上層一側(cè)配置隧道磁阻元件TMR。隧道磁阻元件TMR經(jīng)帶150和在接觸孔140中形成的金屬膜與存取晶體管ATR的雜質(zhì)區(qū)120導電性地結(jié)合。帶150是為了將隧道磁阻元件TMR與存取晶體管ATR導電性地結(jié)合而設置的，用導電性的物質(zhì)來形成。位線BL與隧道磁阻元件TMR導電性地結(jié)合，被設置在隧道磁阻元件TMR的上層一側(cè)。
使用金屬布線層來形成流過數(shù)據(jù)寫入電流和讀出電流的位線BL和流過數(shù)據(jù)寫入電流的數(shù)字線DL。另一方面，由于讀字線RWL是為了控制存取晶體管ATR的柵電壓而設置的，故沒有必要以積極的方式流過電流。因而，從提高集成度的觀點來看，一般使用多晶硅層或多晶硅硅化物層等在與柵區(qū)130為同一的布線層中形成讀字線RWL，而不新設置獨立的金屬布線層。
圖16是示出在半導體襯底上連接的MTJ存儲單元的第2結(jié)構(gòu)例的圖。
參照圖16，在第2結(jié)構(gòu)例中，在為了削減MTJ存儲單元的結(jié)構(gòu)中所必要的金屬布線層、不使用金屬布線層來形成源電壓線SL這一點上不同。與源相當?shù)碾s質(zhì)區(qū)110在行方向或列方向上鄰接的存取晶體管ATR間彼此導電性地結(jié)合，而且與接地電壓GND結(jié)合，起到源電壓線的作用。
伴隨于此，在金屬布線層M1和M2中分別形成在圖15中示出的第1結(jié)構(gòu)例中分別在金屬布線層M2和M3中形成的數(shù)字線DL和位線BL。由此，在第2結(jié)構(gòu)例中，與第1結(jié)構(gòu)例相比，削減了1個在形成這些信號線方面所必要的金屬布線層的數(shù)目。由此，可提高MTJ存儲單元的集成度。
這樣，MRAM器件利用在半導體襯底上以集成的方式配置的MTJ存儲單元可進行非易失性的數(shù)據(jù)存儲。即，在各MTJ存儲單元中，隧道磁阻元件TMR的電阻隨根據(jù)被施加的數(shù)據(jù)寫入磁場而可改寫的磁化方向而變化，故通過分別使隧道磁阻元件TMR的電阻Rmax和Rmin與存儲數(shù)據(jù)的電平(“1”和“0”)相對應，可進行非易失性的數(shù)據(jù)存儲。
如在圖14中已說明的那樣，MRAM器件中的數(shù)據(jù)讀出是通過用讀出放大器等檢測反映了選擇存儲單元的電阻的存儲單元電流Icell或與存儲單元電流Icell對應的另外的電流作為讀出電流來進行的。
但是，在這樣的讀出電流的路徑(以下，也稱為「讀出電流路徑」)上連接了在數(shù)據(jù)讀出時被關斷的多個晶體管組。例如，在與存儲單元行對應地配置字線、與存儲單元列對應地配置位線BL的結(jié)構(gòu)中，在讀出電流路徑中包含的選擇位線上不僅連接了選擇存儲單元，而且也連接了屬于同一存儲單元行的多個非選擇存儲單元中的存取晶體管ATR。在這些非選擇存儲單元中，存取晶體管ATR響應于對應的字線的非激活而被關斷了。
如果在這些被關斷了的晶體管組中發(fā)生因子閾值電流或來自擴散區(qū)的擴散漏泄電流引起的漏泄電流，則在讀出放大器中檢測出原來的讀出電流和漏泄電流的和。因而，如果漏泄電流變大，則讀出電流不一定反映選擇存儲單元的電阻，存在數(shù)據(jù)讀出容限下降的危險性。
特別是，在一般的MTJ存儲單元中，電阻值為幾十KΩ數(shù)量級，考慮到隧道膜(絕緣膜)的可靠性等，將數(shù)據(jù)讀出時的對MTJ存儲單元的施加電壓抑制為約0.5V。因而，上述讀出電流為微安(μA10-6A)數(shù)量級，與選擇存儲單元的存儲數(shù)據(jù)對應的讀出電流差不過是約幾μA。因而，為了確保讀出容限，必須抑制漏泄電流。

發(fā)明內(nèi)容
本發(fā)明的目的在于通過抑制在讀出電流路徑中產(chǎn)生的漏泄電流來提供提高了數(shù)據(jù)讀出容限的薄膜磁性體存儲器。
按照本發(fā)明的薄膜磁性體存儲器具備多個磁性體存儲單元，被配置成行列狀，具有其電阻分別隨以磁的方式寫入的存儲數(shù)據(jù)變化的磁阻元件；數(shù)據(jù)線，在數(shù)據(jù)讀出時流過與選擇存儲單元的存儲數(shù)據(jù)對應的讀出電流，其中上述選擇存儲單元與多個磁性體存儲單元中的地址信號相對應；以及外圍電路，用來對選擇存儲單元進行數(shù)據(jù)讀出和數(shù)據(jù)寫入，外圍電路包含根據(jù)讀出電流來讀出選擇存儲單元的存儲數(shù)據(jù)的讀出放大器電路，與讀出電流的電流路徑導電性地結(jié)合的晶體管中的至少一部分的每單位尺寸的電流漏泄量被設計成比外圍電路中的其它的晶體管中的每單位尺寸的電流漏泄量為最大的至少一部分的電流漏泄量小。
按照本發(fā)明的另一結(jié)構(gòu)的薄膜磁性體存儲器具備多個磁性體存儲單元，被配置成行列狀，具有其電阻分別隨以磁的方式寫入的存儲數(shù)據(jù)變化的磁阻元件；數(shù)據(jù)線，在數(shù)據(jù)讀出時流過與選擇存儲單元的存儲數(shù)據(jù)對應的讀出電流，其中上述選擇存儲單元與多個磁性體存儲單元中的地址信號相對應；以及外圍電路，用來對選擇存儲單元進行數(shù)據(jù)讀出和數(shù)據(jù)寫入，外圍電路包含根據(jù)讀出電流來讀出選擇存儲單元的存儲數(shù)據(jù)的讀出放大器電路，與讀出電流的電流路徑導電性地結(jié)合的晶體管中的至少一部分具有SOI結(jié)構(gòu)。
因而，本發(fā)明的主要的優(yōu)點在于在薄膜磁性體存儲器中可抑制連接到讀出電流的路徑上的晶體管組中的關斷時的漏泄電流。因而，由于讀出電流或由讀出電流產(chǎn)生的電壓準確地反映了選擇存儲單元的電阻、即存儲數(shù)據(jù)，故可確保數(shù)據(jù)讀出容限。
按照本發(fā)明的又一結(jié)構(gòu)的薄膜磁性體存儲器具備多個磁性體存儲單元，包含其電阻分別隨以磁的方式寫入的存儲數(shù)據(jù)變化的磁阻元件，被配置成行列狀；多條寫入電流線，用來有選擇地發(fā)生對多個磁性體存儲單元中的與地址信號對應的選擇存儲單元施加的數(shù)據(jù)寫入磁場；以及外圍電路，用來進行對選擇存儲單元的數(shù)據(jù)讀出和數(shù)據(jù)寫入，外圍電路包含與多條寫入電流線對應地設置的、對于對應的電流寫入線供給數(shù)據(jù)寫入電流的多個寫入驅(qū)動晶體管，各寫入驅(qū)動晶體管的每單位尺寸的電流漏泄量被設計成比外圍電路中的其它的晶體管中的每單位尺寸的電流漏泄量為最大的至少一部分的晶體管的每單位尺寸的電流漏泄量小。
按照本發(fā)明的又一結(jié)構(gòu)的薄膜磁性體存儲器具備多個磁性體存儲單元，包含其電阻分別隨以磁的方式寫入的存儲數(shù)據(jù)變化的磁阻元件，被配置成行列狀；多條寫入電流線，用來有選擇地發(fā)生對多個磁性體存儲單元中的與地址信號對應的選擇存儲單元施加的數(shù)據(jù)寫入磁場；以及外圍電路，用來進行對選擇存儲單元的數(shù)據(jù)讀出和數(shù)據(jù)寫入，外圍電路包含與多條寫入電流線對應地設置的、對于對應的電流寫入線供給數(shù)據(jù)寫入電流的多個寫入驅(qū)動晶體管，多個寫入驅(qū)動晶體管具有SOI結(jié)構(gòu)。
在這樣的薄膜磁性體存儲器中，可抑制用比較大的晶體管尺寸構(gòu)成的寫入驅(qū)動晶體管組中的關斷時的漏泄電流。因而，可削減備用電流，可謀求MRAM器件整體的低功耗化。


圖1是示出按照本發(fā)明的實施例1的MRAM器件的陣列結(jié)構(gòu)的電路圖。
圖2是說明圖1中示出的MRAM器件中的數(shù)據(jù)寫入和數(shù)據(jù)讀出工作的第1波形圖。
圖3是說明圖2中示出的MRAM器件中的數(shù)據(jù)寫入和數(shù)據(jù)讀出工作的第2波形圖。
圖4是示出連接到讀出電流路徑上的晶體管組的按照實施例1的結(jié)構(gòu)例的剖面圖。
圖5是示出連接到讀出電流路徑上的晶體管組中的按照實施例1的設計參數(shù)的設定的第1圖。
圖6是示出連接到讀出電流路徑上的晶體管組中的按照實施例1的設計參數(shù)的設定的第2圖。
圖7是示出按照本發(fā)明的實施例1的變形例的MRAM器件的陣列結(jié)構(gòu)的電路圖。
圖8是示出數(shù)據(jù)寫入用的晶體管組的按照實施例2的結(jié)構(gòu)例的剖面圖。
圖9是示出數(shù)據(jù)寫入用的晶體管組中的按照實施例2的設計參數(shù)的設定的第1圖。
圖10是示出數(shù)據(jù)寫入用的晶體管組中的按照實施例2的設計參數(shù)的設定的第2圖。
圖11是示出MTJ存儲單元的結(jié)構(gòu)的概略圖。
圖12是說明對MTJ存儲單元的數(shù)據(jù)寫入工作的概念圖。
圖13是示出數(shù)據(jù)寫入時的數(shù)據(jù)寫入電流與隧道磁阻元件的磁化方向的關聯(lián)的概念圖。
圖14是說明來自MTJ存儲單元的數(shù)據(jù)讀出工作的概念圖。
圖15是示出在半導體襯底上連接的MTJ存儲單元的第1結(jié)構(gòu)例的圖。
圖16是示出在半導體襯底上連接的MTJ存儲單元的第2結(jié)構(gòu)例的圖。
發(fā)明的
具體實施例方式
以下，參照附圖，詳細地說明本發(fā)明的實施例。再有，假定圖中的同一符號表示同一或相當?shù)牟糠帧?br> 實施例1參照圖1，實施例1的MRAM器件1具備存儲單元陣列10，由排列成n行×m列(n、m自然數(shù))的多個MTJ存儲單元MC形成；行譯碼器20，根據(jù)行地址RA進行存儲單元陣列10中的行選擇；以及列譯碼器25，根據(jù)列地址CA進行存儲單元陣列10中的列選擇。
在存儲單元陣列10中，分別與存儲單元行對應地配置讀字線RWL1～RWLn、數(shù)字線DL1～DLn和源電壓線SL1～SLn，分別與存儲單元列對應地設置位線BL1～BLm。再有，以下，也對讀字線RWL1～RWLn、數(shù)字線DL1～DLn、位線BL1～BLm和源電壓線SL1～SLn進行總稱，分別記為讀字線RWL、數(shù)字線DL、位線BL和源電壓線SL。此外，也將信號、信號線和數(shù)據(jù)的2值的高電壓狀態(tài)(例如，電源電壓Vcc)和低電壓狀態(tài)(例如，接地電壓GND)分別稱為「高電平」和「低電平」。
各MTJ存儲單元MC與圖11中示出的結(jié)構(gòu)同樣地被構(gòu)成，具有在對應的位線BL與源電壓線SL之間串聯(lián)地連接的隧道磁阻元件TMR和存取晶體管ATR。存取晶體管ATR的柵與對應的讀字線RWL連接。利用對應的源電壓線SL對存取晶體管ATR的源供給接地電壓GND。隧道磁阻元件TMR在與存儲數(shù)據(jù)對應的方向上被磁化，具有電阻Rmax和Rmin的某一個。
各MTJ存儲單元的電阻，嚴格地說，是隧道磁阻元件TMR、存取晶體管ATR的導通電阻和其它的寄生電阻的和，但由于隧道磁阻元件TMR以外的電阻部分與存儲數(shù)據(jù)無關，是恒定的，故以下假定對于與存儲數(shù)據(jù)對應的MTJ存儲單元的2種電阻來說，用Rmax和Rmin來表示，將兩者的差表示為ΔR(即，ΔR＝Rmax-Rmin)。
其次，說明存儲單元陣列10外圍的結(jié)構(gòu)。
MRAM器件1還具備與各存儲單元行對應地在電源電壓Vcc與數(shù)字線DL的一端之間設置的數(shù)字線驅(qū)動晶體管41。數(shù)字線驅(qū)動晶體管41例如用N溝道MOS晶體管來構(gòu)成。從行譯碼器20對數(shù)字線驅(qū)動晶體管41的柵供給在數(shù)據(jù)寫入時在對應的存儲單元行被選擇為數(shù)據(jù)寫入對象時被激活為高電平的譯碼信號。
因而，選擇行的數(shù)字線DL響應于數(shù)字線驅(qū)動晶體管41的導通，分別將其一端和另一端與電源電壓Vcc和接地電壓GND連接。其結(jié)果，可在選擇行的數(shù)字線中從電源電壓Vcc朝向接地電壓GND流過規(guī)定的方向的數(shù)據(jù)寫入電流。另一方面，在數(shù)據(jù)讀出時，在各存儲單元行中數(shù)字線驅(qū)動晶體管41被關斷，在各數(shù)字線DL中不流過電流。
行譯碼器20在數(shù)據(jù)讀出時根據(jù)行地址RA將選擇行的讀字線RWL激活為高電平，將非選擇行的讀字線RWL激活為低電平。假定行譯碼器20包含了未圖示的RWL驅(qū)動器。另一方面，在數(shù)據(jù)寫入時，將各讀字線RWL非激活為低電平。
MRAM器件1還具備在與存儲單元陣列10鄰接的區(qū)域中設置的多條數(shù)據(jù)總線DB1和DB2以及數(shù)據(jù)總線DB1’和DB2’。在夾住存儲單元陣列10的彼此相反一側(cè)的區(qū)域中配置數(shù)據(jù)總線DB1和DB2以及數(shù)據(jù)總線DB1’和DB2’。
MRAM器件1還具備分別與存儲單元列(例如，位線BL1～BLm)對應地設置的列選擇門晶體管CSG1～CSGm、位線驅(qū)動器BDVa1～BDVam和BDVb1～BDVbm。以下，分別對列選擇門晶體管CSG1～CSGm、位線驅(qū)動器BDVa1～BDVam和BDVb1～BDVbm進行總稱，也稱為列選擇門晶體管CSG和位線驅(qū)動器BDVa、BDVb。
位線BL經(jīng)對應的列選擇門晶體管CSG與數(shù)據(jù)總線DB1和DB2的規(guī)定的一方連接。在圖1中，示出奇數(shù)行的位線與數(shù)據(jù)總線DB1相對應、偶數(shù)行的位線與數(shù)據(jù)總線DB2相對應的結(jié)構(gòu)。例如位線BL1經(jīng)列選擇門晶體管CSG1與數(shù)據(jù)總線DB1連接，位線BL2經(jīng)列選擇門晶體管CSG2與數(shù)據(jù)總線DB2連接。
MRAM器件1還具備根據(jù)數(shù)據(jù)總線的條數(shù)而被確定的k條(k自然數(shù))的列選擇線CSL1～CSLk。在圖1中示出的結(jié)構(gòu)中，由于成為使用2條數(shù)據(jù)總線DB1和DB2進行數(shù)據(jù)讀出的結(jié)構(gòu)，故用k＝m/2來示出。
列譯碼器25根據(jù)列地址CA的譯碼結(jié)果、即列選擇結(jié)果，將列選擇線CSL1～CSLk中的與列選擇結(jié)果對應的1條激活為選擇狀態(tài)(高電平)。以下，對列選擇線CSL1～CSLk進行總稱，也稱為列選擇線CSL。
在各列選擇門晶體管CSG的柵上連接規(guī)定的列選擇線CSL。1條列選擇線CSL與多個列選擇門晶體管的柵導電性地結(jié)合，該多個列選擇門晶體管的柵分別與不同的數(shù)據(jù)總線連接。例如，在分別與數(shù)據(jù)總線DB1和DB2連接的列選擇門晶體管CSG1和CSG2中，在各自的柵上連接共同的列選擇線CSL1。
由于與位線BL1～BLm對應地設置的位線驅(qū)動器BDVa1～BDVam的各自的結(jié)構(gòu)是同樣的，位線驅(qū)動器BDVb1～BDVbm的結(jié)構(gòu)是同樣的，故這里代表性地說明位線驅(qū)動器BDVa1、BDVb1的結(jié)構(gòu)。
位線驅(qū)動器BDVa1具有在電源電壓Vcc與位線BL1的一端(列譯碼器25一側(cè))之間連接的位線驅(qū)動晶體管51；在位線BL1的一端與接地電壓GND之間連接的位線驅(qū)動晶體管52；以及分別控制位線驅(qū)動晶體管51和52的柵電壓用的邏輯門53和55。
邏輯門53將數(shù)據(jù)總線DB1、在數(shù)據(jù)寫入時被設定為高電平的控制信號WE和列選擇線CSL1這3個電壓電平間的AND邏輯運算結(jié)果輸出給位線驅(qū)動晶體管51的柵。邏輯門55將數(shù)據(jù)總線DB1的倒相電平、控制信號WE和列選擇線CSL1這3個電壓電平間的AND邏輯運算結(jié)果輸出給位線驅(qū)動晶體管52的柵。
與此不同，位線驅(qū)動器BDVb1具有在電源電壓Vcc與位線BL1的另一端(列譯碼器25的相反一側(cè))之間連接的位線驅(qū)動晶體管61；在位線BL1的另一端與接地電壓GND之間連接的位線驅(qū)動晶體管62；以及分別控制位線驅(qū)動晶體管61和62的柵電壓用的邏輯門63和65。
例如，為了用小的晶體管尺寸供給充分的寫入電流，用電流驅(qū)動能力相對地大的N溝道MOS晶體管來構(gòu)成位線驅(qū)動晶體管51、52、61、62。
邏輯門63將數(shù)據(jù)總線DB1’的倒相電平、控制信號WE和列選擇線CSL1這3個電壓電平間的AND邏輯運算結(jié)果輸出給位線驅(qū)動晶體管61的柵。邏輯門65將數(shù)據(jù)總線DB1’、控制信號WE和列選擇線CSL1這3個電壓電平間的AND邏輯運算結(jié)果輸出給位線驅(qū)動晶體管62的柵。
MRAM器件1還具備數(shù)據(jù)輸入電路80。數(shù)據(jù)輸入電路80包含輸入緩沖功能，根據(jù)從外部輸入的輸入數(shù)據(jù)DIN來驅(qū)動數(shù)據(jù)總線DB1、DB2以及數(shù)據(jù)總線DB1’、DB2’的電壓。使用數(shù)據(jù)總線DB1和DB1’的對以及數(shù)據(jù)總線DB2和DB2’的對，在各自的對中進行各1位的數(shù)據(jù)寫入。
例如，在寫入數(shù)據(jù)為高電平(“1”)時，將數(shù)據(jù)總線DB1和DB1’驅(qū)動為高電平(電源電壓Vcc)，將數(shù)據(jù)總線DB2和DB2’驅(qū)動為低電平(接地電壓GND)。與此不同，在寫入數(shù)據(jù)為低電平(“0”)時，將數(shù)據(jù)總線DB1和DB1’驅(qū)動為低電平(接地電壓GND)，將數(shù)據(jù)總線DB2和DB2’驅(qū)動為高電平(電源電壓Vcc)。
由此，在高電平數(shù)據(jù)的寫入時(DIN＝“1”)，在選擇列的位線BL中，在從位線驅(qū)動器BDVa朝向BDVb的方向上流過數(shù)據(jù)寫入電流+Iw。在低電平數(shù)據(jù)的寫入時(DIN＝“0”)，在選擇列的位線BL中，在與高電平數(shù)據(jù)寫入時相反的方向、即從位線驅(qū)動器BDVb朝向BDVa的方向上流過數(shù)據(jù)寫入電流-Iw。
流過數(shù)字線DL的數(shù)據(jù)寫入電流在MTJ存儲單元MC中發(fā)生沿磁化困難軸方向的磁場。另一方面，流過位線的、與寫入數(shù)據(jù)對應的方向的數(shù)據(jù)寫入電流在MTJ存儲單元MC中發(fā)生沿磁化容易軸方向的磁場。在對應的數(shù)字線DL和位線BL這兩者中流過數(shù)據(jù)寫入電流的存儲單元MC中，以磁的方式寫入與流過位線BL的數(shù)據(jù)寫入電流的方向?qū)膶懭霐?shù)據(jù)。
在MRAM器件1中，使用與同一列選擇線CSL對應的2條位線(偶數(shù)列和奇數(shù)列)，并列地進行2位的數(shù)據(jù)寫入。例如，在列選擇線CSL1的選擇時，在位線BL1中流過與數(shù)據(jù)總線DB1和DB1’的電壓設定對應的數(shù)據(jù)寫入電流，在位線BL2中流過與數(shù)據(jù)總線DB2和DB2’的電壓設定對應的數(shù)據(jù)寫入電流。因而，并列地進行對于分別與位線BL1和BL2對應的2個選擇存儲單元的數(shù)據(jù)寫入。
MRAM器件1還具備與各位線BL對應地設置的預充電晶體管67；讀出放大器電路70；讀出選擇門晶體管71、72；以及數(shù)據(jù)輸出電路75。
預充電晶體管67導電性地結(jié)合在預充電電壓Vpc與各位線BL之間。預充電晶體管67響應于預充電信號φPR而導通。例如，可將接地電壓GND作為預充電電壓Vpc來使用。
在MRAM器件1的備用期間、MRAM器件1的激活期間內(nèi)的數(shù)據(jù)寫入工作和數(shù)據(jù)讀出工作的前后，為了對各位線BL進行預充電而激活預充電信號φPR。另一方面，在MRAM器件的激活期間內(nèi)的數(shù)據(jù)寫入和數(shù)據(jù)讀出工作時，將預充電信號φPR非激活為低電平。響應于此，將各位線BL與預充電電壓Vpc(接地電壓GND)隔開。
讀出選擇門晶體管71和72分別連接在數(shù)據(jù)總線DB1和DB2與讀出放大器電路70之間。分別對讀出選擇門晶體管71和72的柵輸入在數(shù)據(jù)讀出時有選擇地被設定為高電平的讀出選擇信號SA1和SA2。例如用N溝道MOS晶體管構(gòu)成讀出選擇門晶體管71和72。因而，在數(shù)據(jù)讀出時，讀出選擇門晶體管71和72的一方導通，數(shù)據(jù)總線DB1和DB2的一方與讀出放大器電路70連接。
在數(shù)據(jù)讀出時，進而選擇行的讀字線RWL和與選擇列對應的列選擇線CSL被激活。其結(jié)果，形成了讀出放大器電路70-讀出選擇門晶體管(71或72)-選擇數(shù)據(jù)總線(DB1或DB2)-列選擇門晶體管CSG-選擇位線-隧道磁阻元件TMR-存取晶體管ATR-源電壓線SL-接地電壓GND的讀出電流路徑，流過與選擇存儲單元的電阻(即存儲數(shù)據(jù))對應的讀出電流Is。
在該結(jié)構(gòu)中，讀出電流Is與通過選擇存儲單元的存儲單元電流Icell相當，在選擇存儲單元的電阻是Rmax和Rmin時，分別被設計為Is(Rmax)和Is(Rmin)。對讀出放大器電路70供給的基準電流Iref是被設計在上述Is(Rmax)和Is(Rmin)的中間值的恒定電流。再有，如圖1中所示，由于作成有選擇地在數(shù)據(jù)讀出中使用多個數(shù)據(jù)總線DB1、DB2的結(jié)構(gòu)，故與將位線BL1～BLm與1條數(shù)據(jù)總線連接的結(jié)構(gòu)相比，削減了在讀出電流路徑上連接的關斷狀態(tài)的列選擇門晶體管CSG的個數(shù)。
數(shù)據(jù)輸出電路75包含輸出緩沖功能，將由讀出放大器電路70生成的讀出數(shù)據(jù)作為輸出數(shù)據(jù)DOUT輸出給外部。
使用圖2和圖3說明以上已說明的MRAM器件中的數(shù)據(jù)寫入和數(shù)據(jù)讀出工作。
參照圖2，在數(shù)據(jù)寫入時，各讀字線RWL被非激活為低電平(接地電壓GND)，選擇行的數(shù)字線DL被激活。再者，雖然未圖示，但選擇列的列選擇線CSL被激活。
由此，分別對選擇行的數(shù)字線DL和選擇列的位線BL供給恒定方向的數(shù)據(jù)寫入電流Ip和與寫入數(shù)據(jù)對應的方向的數(shù)據(jù)寫入電流±Iw。在此，數(shù)據(jù)寫入電流±Iw是對不同的方向的數(shù)據(jù)寫入電流+Iw和-Iw的總稱。其結(jié)果，對位于選擇行的數(shù)字線和選擇列的位線的交點的選擇存儲單元進行數(shù)據(jù)寫入。
在數(shù)據(jù)讀出時，將與選擇行對應的讀字線RWL激活為高電平，另一方面，各數(shù)字線DL被非激活而不流過電流。雖然未圖示，但選擇列的列選擇線CSL被激活。
選擇列的位線BL經(jīng)選擇存儲單元被下拉到接地電壓GND。讀出放大器電路70經(jīng)數(shù)據(jù)總線DB1或DB2將選擇列的位線BL與不同于接地電壓GND的規(guī)定電壓Vref連接?？紤]隧道磁阻元件TMR的特性、例如隧道膜的可靠性或結(jié)電阻差(＝Rmax-Rmin)的呈現(xiàn)的容易程度，一般來說將規(guī)定電壓Vref設定為約0.5V。
此時，在包含選擇列的位的讀出電流路徑中流過與選擇存儲單元的存儲數(shù)據(jù)對應的讀出電流Is。通過檢測該讀出電流Is與上述的基準電流Iref的電流差，可讀出選擇存儲單元的存儲數(shù)據(jù)。再有，由于可應用放大、檢測電流差用的一般的結(jié)構(gòu)作為讀出放大器電路70，故省略關于其詳細的電路結(jié)構(gòu)的說明。
在圖3中示出數(shù)據(jù)讀出工作的變型。在圖3中示出的數(shù)據(jù)讀出工作中，讀出放大器電路70經(jīng)數(shù)據(jù)總線DB1或DB2對選擇列的位線BL供給恒定的讀出電流Is。據(jù)此，在選擇列的位線BL上根據(jù)讀出電流Is發(fā)生與選擇存儲單元的2種電阻(Rmax、Rmin)對應的電壓V1或V0。
因而，通過檢測與上述的電壓V1和V0的中間電平對應地被設計的規(guī)定電壓Vr與連接到選擇位線上的數(shù)據(jù)總線DB1或DB2的電壓的電壓差，可讀出選擇存儲單元的存儲數(shù)據(jù)。再有，由于可應用放大、檢測電壓差用的一般的結(jié)構(gòu)作為在這樣的數(shù)據(jù)讀出工作中使用的讀出放大器電路70，故省略關于其詳細的電路結(jié)構(gòu)的說明。此外，關于在圖3中生成的數(shù)據(jù)寫入工作，由于與圖2是同樣的，故不重復進行其說明。
由于圖2和圖3的任一種數(shù)據(jù)讀出工作都根據(jù)流過讀出電流路徑的讀出電流Is來進行，故如果漏泄電流對讀出電流的影響變大，則導致數(shù)據(jù)讀出容限的下降。
例如，選擇位線上的非選擇單元中的在隧道磁阻元件TMR與存取晶體管ATR之間的結(jié)漏泄電流和經(jīng)存取晶體管的溝道到達接地電壓GND的溝道漏泄電流或在存取晶體管ATR中產(chǎn)生的柵漏泄電流成為這樣的漏泄電流的原因。此外，在已被關斷的列選擇門晶體管CSG或位線驅(qū)動晶體管51、52、61、62中也存在發(fā)生同樣的漏泄電流的可能性。
其次，說明抑制來自讀出電流路徑的關斷漏泄電流用的結(jié)構(gòu)。
圖4是示出連接到讀出電流路徑上的晶體管組的按照實施例1的結(jié)構(gòu)例的剖面圖。
參照圖4，用圖4中示出的SOI(絕緣體上的硅)結(jié)構(gòu)來設置連接到讀出電流路徑上的晶體管組中包含的存取晶體管ATR和外圍電路晶體管PTR的至少一部分。即，使用在絕緣膜上形成的半導體層來制造。
外圍電路晶體管PTR相當于例如在圖1中示出的列選擇門晶體管CSG、位線驅(qū)動晶體管51、52、61、62和讀出選擇門晶體管71、72。
使用在半導體襯底SUB上設置的絕緣體層200上形成的半導體層205來制造存取晶體管ATR和外圍電路晶體管PTR。利用絕緣膜250對與半導體層205的不同的晶體管對應的區(qū)域間導電性地進行隔離。
存取晶體管ATR具有在半導體層205中制造的與源和漏相當?shù)碾s質(zhì)區(qū)110、120(n型區(qū)域)和體區(qū)210(p型)。在這樣的體區(qū)210的上表面上經(jīng)柵絕緣膜形成與讀字線RWL相當?shù)臇艆^(qū)130。由于存取晶體管ATR的上部區(qū)域中的信號線組和與隧道磁阻元件TMR的連接關系如圖15中示出的情況，故不重復進行詳細的說明。
同樣，外圍電路晶體管PTR具有在絕緣體層200上形成的半導體層205中制造的與源和漏相當?shù)碾s質(zhì)區(qū)110#、120#(n型區(qū)域)、體區(qū)210#(p型)和在體區(qū)210的上表面上經(jīng)柵絕緣膜形成的柵區(qū)130#。為了實現(xiàn)圖1中示出的規(guī)定的連接關系，將雜質(zhì)區(qū)110#和120#和分別連接的金屬布線261和262以及在柵區(qū)130#中形成的柵布線與所希望的節(jié)點導電性地結(jié)合。
這樣，通過用SOI結(jié)構(gòu)制造連接到讀出電流路徑上的晶體管組的至少一部分，可抑制連接到讀出電流路徑上的晶體管組中的關斷時的漏泄電流。其結(jié)果，由于按照規(guī)定的設計，讀出電流或由讀出電流在選擇位線上產(chǎn)生的電壓準確地反映選擇存儲單元的存儲數(shù)據(jù)(電阻)，故可確保數(shù)據(jù)讀出容限。
圖5是示出連接到讀出電流路徑上的晶體管組中的按照實施例1的設計參數(shù)的設定的第1圖。
參照圖5，考慮了構(gòu)成外圍電路的晶體管中的與關斷漏泄電流的抑制相比高速工作為優(yōu)先而被設計的外圍電路晶體管PTR#的相同種類的參數(shù)來設計存取晶體管ATR的閾值電壓Vth(MC)、柵長Lg(MC)和柵絕緣膜厚度Tox(MC)。圖5中示出的外圍電路晶體管PTR例如相當于構(gòu)成圖2中的行譯碼器20、列譯碼器25、數(shù)據(jù)輸入電路80和數(shù)據(jù)輸出電路75的晶體管組。
外圍電路晶體管PTR#的閾值電壓是Vth(PR)，柵長和柵絕緣膜厚度分別用Lg(min)和Tox(min)來示出。即，外圍電路晶體管PTR#總括地示出構(gòu)成外圍電路中的具有最小的柵長Lg(min)的晶體管、具有最小的柵絕緣膜厚度Tox(min)的晶體管和具有閾值電壓的絕對值的最小值Vth(PR)的晶體管。即，外圍電路晶體管PTR#也總括地示出每單位尺寸的電流漏泄量為最大的晶體管。
在存取晶體管ATR中，為了抑制選擇位線上的經(jīng)過非選擇存儲單元中的溝道的關斷漏泄電流，除了采用圖4中示出的SOI結(jié)構(gòu)外，通過加長柵長Lg(MC)可抑制溝道關斷漏泄電流，通過加厚柵絕緣膜厚度Tox(MC)可抑制柵漏泄電流。因而，在存取晶體管ATR中，將柵長設計成滿足Lg(MC)＞Lg(min)，將柵絕緣膜厚度Tox(MC)＞Tox(min)。
此外，關于閾值電壓的絕對值，設計成Vth(MC)＞Vth(PR)在溝道漏泄電流的抑制方面也是有效的。利用在晶體管的襯底中注入的雜質(zhì)濃度或柵絕緣膜厚度的調(diào)整，可將閾值電壓設計成不同的電平。其結(jié)果，存取晶體管ATR的每單位尺寸的電流漏泄量比外圍電路晶體管PTR#小。
圖6是說明抑制連接到讀出電流路徑上的晶體管組中柵漏泄電流用的設計參數(shù)的設定的圖。
參照圖6，柵長Lg(MC)越長，在柵區(qū)130與體區(qū)之間產(chǎn)生的柵漏泄電流就越顯著。即，如圖5中已說明的那樣，如果加長柵長Lg(MC)，則在溝道漏泄電流的抑制方面是有效的，但另一方面，柵漏泄電流增加了。因而，在柵漏泄電流的影響大的情況下，對于存取晶體管ATR的柵長來說，定為Lg(MC)＝Lg(min)的做法可抑制總的漏泄電流。
即，關于存取晶體管ATR的柵長Lg(MC)，必須考慮溝道漏泄和柵漏泄哪個影響更大來進行設計。
再有，對于連接到讀出電流路徑上的存取晶體管ATR以外的晶體管組、即圖4中示出的外圍電路晶體管PTR，也同樣可應用圖5和圖6中示出的閾值電壓、柵長和柵絕緣膜厚度的設計。
由此，按照實施例1的結(jié)構(gòu)，可抑制由連接到讀出電流路徑上的關斷狀態(tài)的晶體管組引起的漏泄電流，可確保數(shù)據(jù)讀出容限。
再有，在圖4～圖6中示出的存取晶體管ATR中，也與圖16中示出的結(jié)構(gòu)相同，在行方向上延伸地形成雜質(zhì)區(qū)110，使其起到源電壓線SL的作用。
實施例1的變形例參照圖7，按照實施例1的變形例的MRAM器件2與按照圖1中示出的實施例的MRAM器件1相比，在具備讀門晶體管RG1～RGm這一點以及位線BL與數(shù)據(jù)總線DB1和DB2之間的連接結(jié)構(gòu)不同這一點上有差別。
在按照實施例1的變形例的結(jié)構(gòu)中，列選擇門晶體管CSG1～CSGm導電性地結(jié)合在對應的位線BL1～BLm與電源電壓Vcc之間。再有，關于列選擇門晶體管CSG1～CSGm的導通、關斷控制，由于與圖1是同樣的，故不重復進行其詳細的說明。
讀門晶體管RG1～RGm導電性地結(jié)合在數(shù)據(jù)總線DB1和DB2的規(guī)定的一方與接地電壓GND之間，其柵分別與位線BL1～BLm連接。以下，也將讀門晶體管RG1～RGm總稱為讀門晶體管RG。
通過作成這樣的結(jié)構(gòu)，在數(shù)據(jù)讀出時，選擇位線經(jīng)對應的列選擇門晶體管CSG被上拉到電源電壓Vcc，另一方面，經(jīng)選擇存儲單元被下拉到接地電壓GND。因而，在選擇位線上產(chǎn)生與選擇存儲單元的電阻(即存儲數(shù)據(jù))對應的電位。選擇存儲單元列的讀門晶體管以與選擇位線的電位對應的驅(qū)動力將數(shù)據(jù)總線DB1和DB2的規(guī)定的一方驅(qū)動為接地電壓GND。
因而，通過利用讀出放大器電路70#比較數(shù)據(jù)總線DB1或DB2的通過電流與規(guī)定的基準電流Iref’的電流差，可進行與在實施例1中已說明的同樣的數(shù)據(jù)讀出。
或者，如果在預充電到數(shù)據(jù)總線DB1和DB2的各自的規(guī)定的電壓后開始數(shù)據(jù)讀出工作，則數(shù)據(jù)總線DB1或DB2的電壓變化與選擇存儲單元的存儲數(shù)據(jù)相對應。因而，通過利用讀出放大器電路70#檢測與選擇存儲單元對應的一方的數(shù)據(jù)總線的電壓，也可進行來自選擇存儲單元的數(shù)據(jù)讀出。
這樣，通過作成經(jīng)讀門晶體管RG驅(qū)動數(shù)據(jù)總線DB1或DB2的結(jié)構(gòu)，由于可抑制通過選擇存儲單元的電流路徑的負載，故可實現(xiàn)數(shù)據(jù)讀出工作的高速化。
在按照實施例1的變形例的結(jié)構(gòu)中，在實施例1中已說明的讀出電流路徑在概念上包含選擇存儲單元的通過電流(存儲單元電流Icell)的路徑和通過數(shù)據(jù)總線DB1、DB2和讀門晶體管RG的讀出驅(qū)動電流Irg的路徑這兩者。
由于非選擇列的讀門晶體管在關斷狀態(tài)下與數(shù)據(jù)總線DB1、DB2連接，故對于讀門晶體管RG來說，如果與連接到實施例1中示出的讀出電流路徑上的晶體管組同樣地作成圖4至圖6中示出的結(jié)構(gòu)或參數(shù)設計，則可抑制其漏泄電流以確保數(shù)據(jù)讀出容限。
實施例2由于在MRAM器件中利用數(shù)據(jù)寫入磁場的發(fā)生來進行MTJ存儲單元上的數(shù)據(jù)寫入，故在數(shù)據(jù)寫入時必須對分別與選擇行和選擇列對應的數(shù)字線DL和位線BL供給充分的數(shù)據(jù)寫入電流。
因而，為了使供給數(shù)據(jù)寫入電流用的晶體管組、即圖1和圖7中示出的數(shù)字線驅(qū)動晶體管41以及位線驅(qū)動晶體管51、52、61、62具有充分的電流驅(qū)動能力，必須用比較大的晶體管尺寸來設計。因而，這些驅(qū)動晶體管中的關斷時的漏泄電流使備用電流增加，也存在妨礙MRAM器件整體的低功耗化的危險性。在按照實施例2的結(jié)構(gòu)中，說明這些數(shù)據(jù)寫入用的驅(qū)動晶體管組中的漏泄電流的抑制。
圖8是示出數(shù)據(jù)寫入用的晶體管組的按照實施例2的結(jié)構(gòu)例的剖面圖。
參照圖8，用與圖4中已說明的同樣地SOI結(jié)構(gòu)來設置寫入驅(qū)動晶體管DTR。再有，寫入驅(qū)動晶體管DTR相當于圖1和圖7中示出的驅(qū)動晶體管41、51、52、61和62。
寫入驅(qū)動晶體管DTR與圖4中示出的存取晶體管ATR和外圍電路晶體管PTR同樣，使用在半導體襯底SUB上設置的絕緣體層200上形成的半導體層205來制造。
寫入驅(qū)動晶體管DTR具有在絕緣體層200上形成的半導體層205中制造的與源和漏相當?shù)碾s質(zhì)區(qū)111、121(n型區(qū)域)和體區(qū)211(p型)。在體區(qū)210的上表面上具有經(jīng)柵絕緣膜形成的柵區(qū)131。為了實現(xiàn)圖1和圖7中示出的規(guī)定的連接關系，將雜質(zhì)區(qū)111和121和分別連接的金屬布線以及在柵區(qū)131中形成的柵布線與所希望的節(jié)點導電性地結(jié)合。與圖4同樣，利用絕緣膜250對與半導體層205的不同的晶體管對應的區(qū)域間導電性地進行隔離。
這樣，通過用SOI結(jié)構(gòu)制造具有比較大的晶體管尺寸的寫入驅(qū)動晶體管，可抑制關斷時的漏泄電流，謀求備用電流的抑制以及MRAM器件整體的低功耗化。
圖9和圖10是示出數(shù)據(jù)寫入用的驅(qū)動晶體管組中的按照實施例2的設計參數(shù)的設定的圖。
參照圖9和圖10，對于寫入驅(qū)動晶體管DTR的閾值電壓Vth(DT)、柵長Lg(DT)和柵絕緣膜厚度Tox(DT)來說，也考慮在圖5和圖6中已說明的外圍電路晶體管PTR#的相同種類的參數(shù)來設計。即，在寫入驅(qū)動晶體管DTR中，為了抑制關斷漏泄電流，除了采用圖8中示出的SOI結(jié)構(gòu)外，通過加長柵長Lg(DT)可抑制溝道關斷漏泄電流，通過加厚柵絕緣膜厚度Tox(DT)可抑制柵漏泄電流。因而，在寫入驅(qū)動晶體管DTR中，將柵長設計成滿足Lg(DT)＞Lg(min)，將柵絕緣膜厚度Tox(DT)＞Tox(min)。此外，關于閾值電壓的絕對值，設計成Vth(DT)＞Vth(PR)在溝道漏泄電流的抑制方面也是有效的。其結(jié)果，寫入驅(qū)動晶體管DTR的每單位尺寸的電流漏泄量比外圍電路晶體管PTR#小。
或者，參照圖10，在柵區(qū)131與體區(qū)之間產(chǎn)生的柵漏泄電流的影響比溝道漏泄電流的影響大的情況下，對于寫入驅(qū)動晶體管DTR的柵長來說，定為Lg(DT)＝Lg(min)的做法可抑制總的漏泄電流。即，對于寫入驅(qū)動晶體管DTR的Lg(DT)來說，與圖6中已說明的同樣，考慮溝道漏泄和柵漏泄哪個影響更大來進行設計即可。
通過進行這樣的設計，可抑制用比較大的晶體管尺寸構(gòu)成的寫入驅(qū)動晶體管組中的關斷時的漏泄電流。因而，可削減備用電流，可謀求MRAM器件整體的低功耗化。
權利要求
1.一種薄膜磁性體存儲器，其特征在于，具備多個磁性體存儲單元，被配置成行列狀，具有其電阻分別隨以磁的方式寫入的存儲數(shù)據(jù)變化的磁阻元件；數(shù)據(jù)線，在數(shù)據(jù)讀出時流過與選擇存儲單元的存儲數(shù)據(jù)對應的讀出電流，其中上述選擇存儲單元與上述多個磁性體存儲單元中的地址信號相對應；以及外圍電路，用來對上述選擇存儲單元進行數(shù)據(jù)讀出和數(shù)據(jù)寫入，上述外圍電路包含根據(jù)上述讀出電流來讀出上述選擇存儲單元的存儲數(shù)據(jù)的讀出放大器電路，與上述讀出電流的電流路徑導電性地結(jié)合的晶體管中的至少一部分的每單位尺寸的電流漏泄量被設計成比上述外圍電路中的其它的晶體管中的每單位尺寸的電流漏泄量為最大的至少一部分的電流漏泄量小。
2.如權利要求1中所述的薄膜磁性體存儲器，其特征在于與上述電流路徑導電性地結(jié)合的晶體管中的上述至少一部分的閾值電壓的絕對值比上述外圍電路中的其它的晶體管中的閾值電壓的絕對值為最小的至少一部分的晶體管的閾值電壓的絕對值大。
3.如權利要求1中所述的薄膜磁性體存儲器，其特征在于與上述電流路徑導電性地結(jié)合的晶體管中的上述至少一部分的柵長被設計成使上述每單位尺寸的電流漏泄量為最小。
4.如權利要求1中所述的薄膜磁性體存儲器，其特征在于與上述電流路徑導電性地結(jié)合的晶體管中的上述至少一部分的柵絕緣膜厚度比上述外圍電路中的其它的晶體管中的柵絕緣膜厚度為最小的至少一部分的晶體管的柵絕緣膜厚度大。
5.如權利要求1中所述的薄膜磁性體存儲器，其特征在于上述外圍電路還包含對上述地址信號進行譯碼以指定上述選擇存儲單元用的譯碼電路，上述譯碼電路中的晶體管中的上述每單位尺寸的電流漏泄量比與上述電流路徑導電性地結(jié)合的晶體管中的上述至少一部分中的上述每單位尺寸的電流漏泄量大。
6.如權利要求1中所述的薄膜磁性體存儲器，其特征在于上述外圍電路還包含數(shù)據(jù)輸出電路，用來將來自上述讀出放大器電路的讀出數(shù)據(jù)輸出給外部；以及數(shù)據(jù)輸入電路，用來接受給上述選擇存儲單元的寫入數(shù)據(jù)，上述數(shù)據(jù)輸入電路和上述數(shù)據(jù)輸出電路中的晶體管中的上述每單位尺寸的電流漏泄量比與上述電流路徑導電性地結(jié)合的晶體管中的上述至少一部分中的上述每單位尺寸的電流漏泄量大。
7.如權利要求1中所述的薄膜磁性體存儲器，其特征在于上述數(shù)據(jù)線包含分別與上述磁性體存儲單元的規(guī)定區(qū)劃對應地設置的多條位線，上述多個磁性體存儲單元還分別具有在對應的位線和固定電壓之間與上述磁阻元件串聯(lián)地連接的、有選擇地導通的存取晶體管，與上述電流路徑導電性地結(jié)合的晶體管中的上述至少一部分包含上述存取晶體管。
8.如權利要求1中所述的薄膜磁性體存儲器，其特征在于上述數(shù)據(jù)線包含多條位線，分別與上述磁性體存儲單元的規(guī)定區(qū)劃對應地設置；以及多條讀出數(shù)據(jù)線，連接到上述讀出放大器上，分別預先與上述多條位線的各一部分相對應，上述外圍電路還包含多個選擇門晶體管，該多個選擇門晶體管分別與上述多條位線對應地設置，分別導電性地結(jié)合在對應的位線與對應的讀出數(shù)據(jù)線之間，根據(jù)上述地址信號而導通。
9.如權利要求1中所述的薄膜磁性體存儲器，其特征在于上述數(shù)據(jù)線包含分別與上述磁性體存儲單元的規(guī)定區(qū)劃對應地設置的多條位線；以及連接到上述讀出放大器上的讀出數(shù)據(jù)線，上述多個磁性體存儲單元還分別具有在對應的位線和固定電壓之間與上述磁阻元件串聯(lián)地連接的、至少在上述選擇存儲單元中導通的存取晶體管，在數(shù)據(jù)讀出時，上述多條位線中的經(jīng)上述選擇存儲單元與上述固定電壓連接的選擇位線還與不同于上述固定電壓的電壓連接，上述外圍電路包含以與上述選擇位線的電位對應的驅(qū)動力驅(qū)動上述讀出數(shù)據(jù)線用的讀出門晶體管，與上述電流路徑導電性地結(jié)合的晶體管中的上述至少一部分包含上述讀出門晶體管。
10.一種薄膜磁性體存儲器，其特征在于，具備多個磁性體存儲單元，被配置成行列狀，具有其電阻分別隨以磁的方式寫入的存儲數(shù)據(jù)變化的磁阻元件；數(shù)據(jù)線，在數(shù)據(jù)讀出時流過與選擇存儲單元的存儲數(shù)據(jù)對應的讀出電流，其中上述選擇存儲單元與上述多個磁性體存儲單元中的地址信號相對應；以及外圍電路，用來對上述選擇存儲單元進行數(shù)據(jù)讀出和數(shù)據(jù)寫入，上述外圍電路包含根據(jù)上述讀出電流來讀出上述選擇存儲單元的存儲數(shù)據(jù)的讀出放大器電路，與上述讀出電流的電流路徑導電性地結(jié)合的晶體管中的至少一部分具有SOI結(jié)構(gòu)。
11.一種薄膜磁性體存儲器，其特征在于，具備多個磁性體存儲單元，包含其電阻分別隨以磁的方式寫入的存儲數(shù)據(jù)變化的磁阻元件，被配置成行列狀；多條寫入電流線，用來有選擇地發(fā)生對上述多個磁性體存儲單元中的與地址信號對應的選擇存儲單元施加的數(shù)據(jù)寫入磁場；以及外圍電路，用來進行對上述選擇存儲單元的數(shù)據(jù)讀出和數(shù)據(jù)寫入，上述外圍電路包含與上述多條寫入電流線對應地設置的、對于對應的電流寫入線供給數(shù)據(jù)寫入電流的多個寫入驅(qū)動晶體管，各上述寫入驅(qū)動晶體管的每單位尺寸的電流漏泄量被設計成比上述外圍電路中的其它的晶體管中的每單位尺寸的電流漏泄量為最大的至少一部分的晶體管的每單位尺寸的電流漏泄量小。
12.如權利要求11中所述的薄膜磁性體存儲器，其特征在于各上述寫入驅(qū)動晶體管的閾值電壓的絕對值比上述外圍電路中的其它的晶體管中的閾值電壓的絕對值為最小的至少一部分的晶體管的閾值電壓的絕對值大。
13.如權利要求11中所述的薄膜磁性體存儲器，其特征在于各上述寫入驅(qū)動晶體管的柵長被設計成上述每單位尺寸的電流漏泄量為最小。
14.如權利要求11中所述的薄膜磁性體存儲器，其特征在于各上述寫入驅(qū)動晶體管的柵絕緣膜厚度比上述外圍電路中的其它的晶體管中的柵絕緣膜厚度為最小的至少一部分的晶體管的柵絕緣膜厚度大。
15.一種薄膜磁性體存儲器，其特征在于，具備多個磁性體存儲單元，包含其電阻分別隨以磁的方式寫入的存儲數(shù)據(jù)變化的磁阻元件，被配置成行列狀；多條寫入電流線，用來有選擇地發(fā)生對上述多個磁性體存儲單元中的與地址信號對應的選擇存儲單元施加的數(shù)據(jù)寫入磁場；以及外圍電路，用來進行對上述選擇存儲單元的數(shù)據(jù)讀出和數(shù)據(jù)寫入，上述外圍電路包含與上述多條寫入電流線對應地設置的、對于對應的電流寫入線供給數(shù)據(jù)寫入電流的多個寫入驅(qū)動晶體管，上述多個寫入驅(qū)動晶體管具有SOI結(jié)構(gòu)。
全文摘要
作為與讀出電流路徑連接的晶體管組的1個的MTJ存儲單元中的存取晶體管(ATR)使用在半導體襯底SUB上的絕緣膜(200)上形成的半導體層(205)來制造，包含雜質(zhì)區(qū)(110、120)、柵區(qū)(130)和體區(qū)(210)。即，為了削減其關斷漏泄電流，用SOI(絕緣體上的硅)結(jié)構(gòu)來制造存取晶體管(ATR)。
文檔編號G11C11/02GK1480945SQ0313094
公開日2004年3月10日 申請日期2003年5月9日 優(yōu)先權日2002年9月3日
發(fā)明者日高秀人, 石川正敏, 大石司, 敏 申請人:三菱電機株式會社