專利名稱：半導體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體存儲器，尤其涉及一種用于減少功耗而維持高速操作的技術(shù)。
背景技術(shù)：
一般地，半導體存儲器具有頁面操作功能，其中從連接到字線的多個存儲單元同時讀取的數(shù)據(jù)連續(xù)地輸出。頁面操作功能可以加速存儲塊啟動之后的操作，數(shù)據(jù)傳送速率提高。
為了進一步提高的數(shù)據(jù)傳送速率，最近已經(jīng)研制一種半導體存儲器，它具有高速的頁面操作功能，其中數(shù)據(jù)的多個位響應(yīng)單個讀出命令同時讀取并保留于寄存器等中。


圖1顯示一種具有這種高速頁面操作功能的半導體存儲器的概觀。
該半導體存儲器具有四個存儲塊BLK1-BLK4。存儲塊BLK1-BLK4具有用于根據(jù)列地址選擇列選擇線CL1-CL4的列解碼器CDEC1-CDEC4，具有位線BL和/BL的預(yù)充電電路的預(yù)充電部件PRE1-PRE4，具有讀出放大器SA的讀出放大器部件SA1-SA4，具有存儲單元MC的存儲單元陣列ARY1-ARY4，具有讀出放大器和寫入放大器的放大器部件AMP1-AMP4，以及具有鎖存電路的鎖存器LTCH1-LTCH4。字線WL布置為四個存儲塊BLK1-BLK4公共。
在這種半導體存儲器中，所有存儲塊BLK1-BLK4根據(jù)讀出命令來啟動。預(yù)先確定的字線WL根據(jù)與讀出命令一起提供的行地址來選擇。接下來，讀出放大器部件SA1-SA4的讀出放大器SA啟動，將從存儲單元MC讀出到位線BL和/BL的數(shù)據(jù)放大。也就是，四個存儲塊BLK1-BLK4都根據(jù)讀出命令來啟動。
然后，列選擇線CL1-CL4根據(jù)列地址同時選擇，導通四個列開關(guān)CSW。由讀出放大器SA放大的數(shù)據(jù)通過列開關(guān)CSW分別傳送到局部數(shù)據(jù)總線LDB1-LDB4。并行讀出數(shù)據(jù)從局部數(shù)據(jù)總線LDB1-LDB4傳送到全局數(shù)據(jù)總線GDB1-GDB4，并且進一步由放大器部件AMP1-AMP4的讀出放大器放大。
由讀出放大器放大的并行數(shù)據(jù)由并行/串行轉(zhuǎn)換電路轉(zhuǎn)換成串行數(shù)據(jù)，并且連續(xù)地輸出到數(shù)據(jù)終端。數(shù)據(jù)響應(yīng)單個讀出命令輸出到數(shù)據(jù)終端的次數(shù)稱作脈沖串長度。在本實例中，脈沖串長度是“4”。每次半導體存儲器接收讀出命令，它重復(fù)上述操作來執(zhí)行讀出操作。
圖2顯示另一種具有高速頁面操作功能的半導體存儲器的概觀。與圖1中相同的部件由相同的數(shù)字標明。
該半導體存儲器具有四個存儲塊BLK1-BLK4。字線WL由四個存儲塊BLK中的每個布置。然后，根據(jù)與讀出命令一起提供的行地址，存儲塊BLK1-BLK4中任意一個被選擇(在本實例中，BLK1)，并且所選存儲塊BLK中的字線WL被選擇。接下來，存儲塊BLK1中讀出放大器部件SA1的讀出放大器SA啟動，將從存儲單元MC中讀出到位線BL和/BL的數(shù)據(jù)放大。也就是，在這種半導體存儲器中，四個存儲塊BLK1-BLK4中任意一個響應(yīng)讀出命令來啟動。
接下來，在所選存儲塊BLK1中，列選擇線CL1-CL4根據(jù)列地址來選擇，使得四個列開關(guān)CSW同時導通。由讀出放大器SA放大的數(shù)據(jù)通過列開關(guān)CSW分別傳送到存儲塊BLK1中的局部數(shù)據(jù)總線LDB1-LDB4。并行讀出數(shù)據(jù)從局部數(shù)據(jù)總線LDB1-LDB4傳送到存儲塊BLK1中的全局數(shù)據(jù)總線GDB1-GDB4，并且進一步由放大器部件AMP1的讀出放大器放大。
如圖1中，由讀出放大器放大的并行數(shù)據(jù)由并行/串行轉(zhuǎn)換電路轉(zhuǎn)換成串行數(shù)據(jù)，并且連續(xù)地輸出到數(shù)據(jù)終端。在本實例中，脈沖串長度也是“4”。每次半導體存儲器接收讀出命令，它重復(fù)上述操作來執(zhí)行讀出操作。
在圖1所示的半導體存儲器中，出現(xiàn)所有存儲塊BLK在讀出操作過程中啟動會增加功耗的問題。
在圖2所示的半導體存儲器中，單個存儲塊BLK在讀出操作中啟動。然而，全局數(shù)據(jù)總線GDB1-GDB4必須布置在每個存儲塊BLK中。除圖中所示的以外，存儲塊BLK也具有電源供給線等。因此，如果全局數(shù)據(jù)總線GDB1-GDB4的布線區(qū)域在版圖設(shè)計階段不能保證在存儲塊BLK之內(nèi)，那么通過例如減小電源供給線的布線寬度來保證全局數(shù)據(jù)總線GDB1-GDB4的布線區(qū)域是必要的。在這種情況下，電源噪音可能因電源電阻的增加而出現(xiàn)。當電源供給線的布線寬度不改變時，各個存儲塊BLK必須擴大，與全局數(shù)據(jù)總線GDB1-GDB4的布線區(qū)域相適應(yīng)。這導致增加半導體存儲器芯片尺寸。

發(fā)明內(nèi)容
本發(fā)明的一個目的在于提供一種具有高速頁面操作功能的半導體存儲器，其實現(xiàn)操作功耗減小而維持高速操作。
本發(fā)明的另一個目的在于提供一種具有高速頁面操作功能的半導體存儲器，其實現(xiàn)操作功耗減小而不增加芯片尺寸。
根據(jù)本發(fā)明半導體存儲器的一個方面，脈沖發(fā)生器響應(yīng)從外部提供的讀出命令產(chǎn)生多個列脈沖。地址計數(shù)器接收與讀出命令一起提供的外部地址，并且連續(xù)輸出該外部地址和該外部地址之后的地址作為內(nèi)部地址。列解碼器與列脈沖同步地連續(xù)選擇分別與內(nèi)部地址相對應(yīng)的列選擇線。通過選擇列選擇線，列開關(guān)連續(xù)地導通。從存儲單元讀出到位線的數(shù)據(jù)通過列開關(guān)連續(xù)地傳送到公共數(shù)據(jù)總線。也就是，響應(yīng)單個讀出命令從存儲單元讀出的數(shù)據(jù)的多個位可以通過單個數(shù)據(jù)總線來傳送。結(jié)果，數(shù)據(jù)總線的數(shù)目可以減少到最小值，從而避免芯片尺寸的增加。而且，因為單個數(shù)據(jù)總線可以傳送數(shù)據(jù)的多個位，能夠使響應(yīng)讀出指令而啟動的存儲區(qū)域的尺寸最小。因此，這允許功耗減少。
響應(yīng)單個讀出命令和與讀出命令一起提供的外部地址，多個列脈沖在半導體存儲器內(nèi)部自動地產(chǎn)生。因為讀出操作可以用從外部供給的最小數(shù)目的信號來執(zhí)行，因此能夠減少功耗而維持高速操作。
根據(jù)本發(fā)明半導體存儲器的另一個方面，由脈沖發(fā)生器產(chǎn)生的列脈沖的數(shù)目可以由第一模式設(shè)置電路自由地設(shè)置。這使得能夠使用單一類型的芯片來配置具有不同數(shù)據(jù)輸出規(guī)范的多種類型的半導體存儲器。結(jié)果，半導體存儲器可以在研制效率上提高，而研制成本降低。
根據(jù)本發(fā)明半導體存儲器的另一個方面，數(shù)目控制電路接收用于指示列脈沖數(shù)目的第一模式信號，并且輸出使能信號直到所指示數(shù)目的列脈沖全部輸出，第一模式信號從第一模式設(shè)置電路輸出。脈沖發(fā)生器僅需要當使能信號輸出時產(chǎn)生列脈沖。這實現(xiàn)脈沖發(fā)生器的簡單配置。
根據(jù)本發(fā)明半導體存儲器的另一個方面，第一模式設(shè)置電路根據(jù)通過外部終端提供的第一設(shè)置信號來設(shè)置列脈沖的數(shù)目。因此，能夠根據(jù)半導體存儲器安裝于其上的系統(tǒng)的規(guī)范來設(shè)置列脈沖的數(shù)目。換句話說，半導體存儲器的用戶可以自由地設(shè)置列脈沖的數(shù)目。
根據(jù)本發(fā)明半導體存儲器的另一個方面，第一編程電路將第一內(nèi)部設(shè)置信號輸出到第一模式設(shè)置電路，該信號用于將列脈沖的數(shù)目初始地設(shè)置到第一模式設(shè)置電路中多個預(yù)先確定值中的任意一個。因此，列脈沖的數(shù)目可以確切地由第一編程電路初始化，使得避免半導體存儲器不正常工作。
根據(jù)本發(fā)明半導體存儲器的另一個方面，第一編程電路具有第一熔絲，并且根據(jù)第一熔絲的編程來輸出第一內(nèi)部設(shè)置信號。因此能夠根據(jù)待發(fā)貨的半導體存儲器的產(chǎn)品規(guī)范(操作頻率，功耗，等)來設(shè)置列脈沖的數(shù)目。
根據(jù)本發(fā)明半導體存儲器的另一個方面，第一編程電路具有由導電圖構(gòu)成的第一開關(guān)，導電圖形成于半導體襯底上，與半導體制造工藝中使用的光掩模的圖案結(jié)構(gòu)相一致。第一內(nèi)部設(shè)置信號根據(jù)導電圖目標處的電壓來設(shè)置。因此能夠根據(jù)待發(fā)貨的半導體存儲器的產(chǎn)品規(guī)范(操作頻率，功耗，等)來設(shè)置列脈沖的數(shù)目。
根據(jù)本發(fā)明半導體存儲器的另一個方面，列脈沖產(chǎn)生周期可以由第二模式設(shè)置電路自由地設(shè)置。因此具有不同同步規(guī)范的多種類型的半導體存儲器可以使用單一芯片來制造。結(jié)果，半導體存儲器可以在研制效率上提高，而研制成本降低。
根據(jù)本發(fā)明半導體存儲器的另一個方面，周期調(diào)節(jié)電路根據(jù)用于指示產(chǎn)生周期的周期設(shè)置信號來調(diào)節(jié)產(chǎn)生周期，周期設(shè)置信號從第二模式設(shè)置電路輸出。因此周期調(diào)節(jié)電路可以簡單地配置。
根據(jù)本發(fā)明半導體存儲器的另一個方面，周期調(diào)節(jié)電路的寬度調(diào)節(jié)電路調(diào)節(jié)每個列脈沖的脈沖寬度。也就是，列脈沖產(chǎn)生周期可以通過調(diào)節(jié)脈沖寬度自由地設(shè)置。
根據(jù)本發(fā)明半導體存儲器的另一個方面，周期調(diào)節(jié)電路的間隔調(diào)節(jié)電路調(diào)節(jié)列脈沖的脈沖間隔。也就是，列脈沖產(chǎn)生周期可以通過調(diào)節(jié)脈沖間隔自由地設(shè)置。
根據(jù)本發(fā)明半導體存儲器的另一個方面，當產(chǎn)生周期短時讀出放大器具有比產(chǎn)生周期長時更高的放大功率。因此，讀出放大器可以可靠地放大數(shù)據(jù)總線上的數(shù)據(jù)，即使列脈沖產(chǎn)生周期和周期時間都短。
根據(jù)本發(fā)明半導體存儲器的另一個方面，當產(chǎn)生周期短時預(yù)充電電路具有比產(chǎn)生周期長時更高的驅(qū)動性能。因此預(yù)充電電路可以可靠地將位線預(yù)充電到預(yù)先確定的電壓，即使列脈沖產(chǎn)生周期和周期時間都短。
根據(jù)本發(fā)明半導體存儲器的另一個方面，第二模式設(shè)置電路根據(jù)通過外部終端提供的第二設(shè)置信號來設(shè)置產(chǎn)生周期。因此能夠根據(jù)半導體存儲器安裝于其中的系統(tǒng)的規(guī)范來設(shè)置列脈沖產(chǎn)生周期。換句話說，半導體存儲器的用戶可以自由地設(shè)置列脈沖產(chǎn)生周期。
根據(jù)本發(fā)明半導體存儲器的另一個方面，第二編程電路將第二內(nèi)部設(shè)置信號輸出到第二模式設(shè)置電路，該信號用于將列脈沖產(chǎn)生周期初始地設(shè)置到第二模式設(shè)置電路中多個預(yù)先確定值中的任意一個。因此，列脈沖產(chǎn)生周期可以確切地由第二編程電路來初始化，使得避免半導體存儲器不正常工作。
根據(jù)本發(fā)明半導體存儲器的另一個方面，第二編程電路具有第二熔絲，并且根據(jù)第二熔絲的編程來輸出第二內(nèi)部設(shè)置信號。因此能夠根據(jù)待發(fā)貨的半導體存儲器的產(chǎn)品規(guī)范(操作頻率，功耗，等)來設(shè)置列脈沖產(chǎn)生周期。這對于將使用相同光掩模和制造工藝制造的半導體存儲器根據(jù)它們的實際功耗(或者操作頻率)分類成多種產(chǎn)品來發(fā)貨特別有用。
根據(jù)本發(fā)明半導體存儲器的另一個方面，第二編程電路具有由導電圖構(gòu)成的第二開關(guān)。導電圖形成于半導體襯底上，與在半導體制造工藝中使用的光掩模的圖案結(jié)構(gòu)相一致。第二內(nèi)部設(shè)置信號根據(jù)導電圖目標處的電壓來輸出。因此能夠根據(jù)待發(fā)貨的半導體存儲器的產(chǎn)品規(guī)范(操作頻率，功耗，等)來設(shè)置列脈沖產(chǎn)生周期。這對于通過轉(zhuǎn)換光掩模將使用相同光掩模和制造工藝制造的并且功耗(或操作頻率)具有足夠容限的半導體存儲器由功耗(或操作頻率)區(qū)分成多種不同產(chǎn)品來發(fā)貨也是有用的。
根據(jù)本發(fā)明半導體存儲器的另一個方面，每個列開關(guān)具有晶體管，這些晶體管的柵極分別連接到位線，并且它們漏極和源極中的任意一個連接到數(shù)據(jù)總線。因為它們的柵極連接到位線，晶體管具有放大位線電壓的功能。這種系統(tǒng)一般稱作直接讀出系統(tǒng)。因為直接讀出系統(tǒng)的列開關(guān)，位線和數(shù)據(jù)總線在讀出操作中沒有直接連接。這避免位線電壓因數(shù)據(jù)總線的電壓而變動。也就是，即使多個列脈沖連續(xù)地產(chǎn)生以連續(xù)地導通列開關(guān)，用于恢復(fù)存儲單元中數(shù)據(jù)的時間將不會延長，從而能夠防止讀周期時間的增加。
根據(jù)本發(fā)明半導體存儲器的另一個方面，字線連接到存儲單元，并且當訪問存儲單元時被選擇。字控制電路響應(yīng)隨讀出命令而產(chǎn)生的列脈沖的最后一個取消選定字線。因此，字線可以在最優(yōu)的時間取消選定，而不依賴于列脈沖輸出的數(shù)目或列脈沖產(chǎn)生周期。結(jié)果，可以使周期時間最小。
根據(jù)本發(fā)明半導體存儲器的另一個方面，復(fù)位電路在選擇字線之后預(yù)先確定的時間輸出用于取消選定字線的復(fù)位信號。字控制電路響應(yīng)后到達的最后列脈沖和復(fù)位信號中任意一個來取消選定字線。因此，對預(yù)先確定的時間，數(shù)據(jù)恢復(fù)操作總是可以可靠地在存儲單元上執(zhí)行，即使列脈沖輸出的數(shù)目小。結(jié)果，數(shù)據(jù)可以確切地保留于存儲單元中。
根據(jù)本發(fā)明半導體存儲器的另一個方面，脈沖發(fā)生器將響應(yīng)讀出命令而產(chǎn)生的第二和隨后的列脈沖的脈沖寬度設(shè)置到比第一列脈沖的脈沖寬度小的值。一般地，在響應(yīng)讀出命令的讀出操作中，位線的電壓逐漸地放大。因此，當多個列開關(guān)連續(xù)地導通時，與第一個導通的列開關(guān)相對應(yīng)的數(shù)據(jù)最難讀出。將第一列脈沖的寬度設(shè)置到足夠的值，使得能夠可靠地讀出第一數(shù)據(jù)。而且，縮短第二和隨后的列脈沖的脈沖寬度能夠減小與單個讀出操作相對應(yīng)的周期時間。
根據(jù)本發(fā)明半導體存儲器的另一個方面，預(yù)充電控制電路響應(yīng)隨讀出命令而產(chǎn)生的列脈沖的最后一個開始將位線預(yù)充電。因此，位線可以在最優(yōu)時間預(yù)充電，而不管列脈沖輸出的數(shù)目或者列脈沖產(chǎn)生周期。結(jié)果，可以使周期時間最小。
根據(jù)本發(fā)明半導體存儲器的另一個方面，多個存儲塊每個都具有位線，列開關(guān)，數(shù)據(jù)總線和列選擇線。第三模式設(shè)置電路設(shè)置低功率模式或高速模式。地址轉(zhuǎn)換電路根據(jù)第三模式設(shè)置電路的設(shè)置值將內(nèi)部地址轉(zhuǎn)換成第二內(nèi)部地址。在低功率模式中由從地址轉(zhuǎn)換電路輸出的第二內(nèi)部地址指定的存儲塊的數(shù)目小于高速模式中的數(shù)目。單一類型的半導體存儲器依賴于在第三模式設(shè)置電路中設(shè)置的操作模式可以是具有低功耗或者具有高操作速度的不同產(chǎn)品。這允許半導體存儲器研制成本和制造成本的減小。
根據(jù)本發(fā)明半導體存儲器的另一個方面，第三模式設(shè)置電路根據(jù)通過外部終端提供的第三設(shè)置信號來設(shè)置低功率模式或高速模式。因此，半導體存儲器可以根據(jù)半導體存儲器安裝于其上的系統(tǒng)的規(guī)范設(shè)置到低功率模式或高速模式。換句話說，半導體存儲器的用戶可以自由地設(shè)置操作模式。
根據(jù)本發(fā)明半導體存儲器的另一個方面，第三編程電路將第三內(nèi)部設(shè)置信號輸出到第三模式設(shè)置電路，該信號用于將第三模式設(shè)置電路初始地設(shè)置到低功率模式或高速模式。因此，第三編程電路可以確切地初始化半導體存儲器的操作模式，從而避免半導體存儲器不正常工作。
根據(jù)本發(fā)明半導體存儲器的另一個方面，第三編程電路具有第三熔絲，并且根據(jù)第三熔絲的編程來輸出第三內(nèi)部設(shè)置信號。這允許半導體存儲器的操作模式根據(jù)待發(fā)貨的半導體存儲器的規(guī)范設(shè)置到低功率模式或高速模式。這對于將使用相同光掩模和制造工藝制造的半導體存儲器根據(jù)它們的實際功耗分類成多種產(chǎn)品來發(fā)貨特別有用。
根據(jù)本發(fā)明半導體存儲器的另一個方面，第三編程電路具有由導電圖構(gòu)成的第三開關(guān)，該導電圖形成于半導體襯底上，與半導體制造工藝中使用的光掩模的圖案結(jié)構(gòu)相一致，并且第三編程電路根據(jù)導電圖目標處的電壓來輸出第三內(nèi)部設(shè)置信號。因此半導體存儲器的操作模式可以根據(jù)待發(fā)貨的半導體存儲器的規(guī)范設(shè)置到低功率模式或高速模式。這對于通過轉(zhuǎn)換光掩模將使用相同制造工藝制造的并且功耗具有足夠容限的半導體存儲器由功耗區(qū)分成多種不同產(chǎn)品來發(fā)貨也是有用的。
附圖簡述當結(jié)合附圖一起讀時，本發(fā)明的本質(zhì)，原理和應(yīng)用將從下面的詳述中變得更加明白，在附圖中，相似部分由相同的參考數(shù)字來標明，其中圖1是顯示具有傳統(tǒng)高速頁面操作功能的半導體存儲器概觀的框圖；圖2是顯示具有傳統(tǒng)高速頁面操作功能的另一種半導體存儲器概觀的框圖；圖3是顯示本發(fā)明第一實施方案的框圖；圖4是顯示圖3中所示間隔調(diào)節(jié)電路細節(jié)的電路圖；圖5是顯示圖4中所示間隔調(diào)節(jié)電路操作的時間圖；圖6是顯示圖3中所示脈沖發(fā)生器細節(jié)的電路圖；圖7是顯示圖6中所示脈沖發(fā)生器操作的時間圖；
圖8是顯示圖3中所示存儲磁心基本部分概觀的框圖；圖9是顯示圖8中所示存儲塊基本部分概觀的電路圖；圖10是顯示圖9中所示預(yù)充電電路細節(jié)的電路圖；圖11是顯示圖8中所示放大器部件細節(jié)的電路圖；圖12是顯示圖3中所示鎖存器細節(jié)的電路圖；圖13是顯示第一實施方案中讀出操作的一個實例的時間圖；圖14是顯示圖13中所示讀出操作中數(shù)據(jù)的輸出的時間圖；圖15是顯示第一實施方案中讀出操作的另一個實例的時間圖；圖16是顯示圖15中所示讀出操作中數(shù)據(jù)的輸出的時間圖；圖17是顯示第一實施方案中讀出操作的另一個實例的時間圖；圖18是顯示本發(fā)明第二實施方案的框圖；圖19是顯示本發(fā)明第三實施方案的框圖；圖20是顯示第三實施方案中讀出操作的一個實例的時間圖；圖21是顯示第三實施方案中讀出操作的另一個實例的時間圖；圖22是顯示本發(fā)明第四實施方案的框圖；圖23是顯示第四實施方案中讀出操作的一個實例的時間圖；圖24是顯示本發(fā)明第五實施方案的框圖；圖25是顯示圖24中所示地址轉(zhuǎn)換電路操作的說明圖；圖26是顯示第五實施方案的存儲磁心在高速模式中操作的說明圖；圖27是顯示本發(fā)明第六實施方案的框圖；具體實施方式
以下，本發(fā)明的實施方案將參考附圖來描述。
圖3顯示本發(fā)明半導體存儲器的第一實施方案。在該圖中，每個粗線表示由多個位組成的信號線。在圖中左邊顯示的雙環(huán)表示外部終端。以“Z”結(jié)尾的信號是正邏輯。具有開頭“/”的信號是負邏輯。
該半導體存儲器通過使用CMOS工藝作為FCRAM(快速RAM)形成于硅襯底上。
FCRAM具有命令解碼器10，模式設(shè)置電路12，編程電路14，地址輸入電路16，數(shù)據(jù)輸入/輸出電路18，地址計數(shù)器20，列計數(shù)器22，間隔調(diào)節(jié)電路24，脈沖發(fā)生器26，字復(fù)位控制電路28，字控制電路30，預(yù)充電控制電路32，讀出放大器控制電路34，和存儲磁心36。
命令解碼器10將提供到控制終端的控制信號CNT(命令信號)解碼，以便操作FCRAM。依賴于解碼結(jié)果，命令解碼器10輸出有效信號ACTZ，讀控制信號RDZ等等。當用于執(zhí)行讀出操作(讀出命令)的控制信號被提供時，當用于執(zhí)行寫入操作(寫入命令)的控制信號被提供時，以及當用于執(zhí)行刷新操作(刷新命令)的控制信號被提供時，產(chǎn)生有效信號ACTZ。當讀出命令被提供時，產(chǎn)生讀控制信號RDZ。當寫入命令被提供時，產(chǎn)生寫控制信號WRZ。
模式設(shè)置電路12設(shè)置FCRAM的操作模式。模式設(shè)置電路12設(shè)立第一模式和第二模式。在第一模式中，設(shè)置響應(yīng)讀出命令或?qū)懭朊顝拿}沖發(fā)生器26輸出的列脈沖CLPZ的次數(shù)。在第二模式中，設(shè)置列脈沖CLPZ的產(chǎn)生周期(脈沖寬度和脈沖間隔)。也就是，模式設(shè)置電路12起到用于設(shè)置列脈沖CLPZ數(shù)目的第一模式設(shè)置電路和用于設(shè)置列脈沖CLPZ產(chǎn)生周期的第二模式設(shè)置電路的作用。
待產(chǎn)生的列脈沖CLPZ的數(shù)目根據(jù)地址信號AD(第一設(shè)置信號)的值來設(shè)置，該信號在FCRAM通電之后通過地址終端與指示模式設(shè)置命令的控制信號CNT一起提供。類似地，列脈沖CLPZ的脈沖寬度和脈沖間隔根據(jù)地址信號AD(第二設(shè)置信號)的值來設(shè)置，該信號在FCRAM通電之后通過地址終端與指示模式設(shè)置命令的控制信號CNT一起提供。此外，第一模式和第二模式根據(jù)熔絲信號FUS1-2的邏輯電平來初始化，熔絲信號在FCRAM通電時從編程電路14輸出。
模式設(shè)置電路12輸出與設(shè)立的操作模式相對應(yīng)的模式信號MD(MD11-12，MD21-26)。特別地，模式設(shè)置電路12根據(jù)設(shè)立的第一模式將第一模式信號MD11-12中的任意一個改變到高電平，以及根據(jù)設(shè)立的第二模式將第二模式信號MD21-23中的任意一個和第二模式信號MD24-26中的任意一個改變到高電平。列脈沖CLPZ輸出的次數(shù)由第一模式信號MD11-12來調(diào)節(jié)。列脈沖CLPZ的脈沖間隔和脈沖寬度分別由第二模式信號MD21-23和MD24-26來調(diào)節(jié)。
編程電路14，如上所述，將用于確定模式設(shè)置電路12的初始狀態(tài)的熔絲信號FUS1-2輸出到模式設(shè)置電路12。編程電路14具有用于指示列脈沖CLPZ數(shù)目初始值的第一熔絲FS1，以及用于指示列脈沖CLPZ產(chǎn)生周期的多個第二熔絲FS2。然后，編程電路14根據(jù)第一熔絲FS1的編程輸出熔絲信號FUS1(第一內(nèi)部設(shè)置信號)，并且根據(jù)第二熔絲FS2的編程輸出熔絲信號FUS2(第二內(nèi)部設(shè)置信號)。
也就是，編程電路14起到用于輸出指示列脈沖CLPZ數(shù)目初始值的熔絲信號(第一內(nèi)部設(shè)置信號)FUS1的第一編程電路，以及用于輸出指示列脈沖CLPZ產(chǎn)生周期(脈沖寬度和脈沖間隔)初始值的熔絲信號(第二內(nèi)部設(shè)置信號)FUS2的第二編程電路的作用。
地址輸入電路16通過地址終端接收地址信號AD，并且輸出接收的信號AD作為行地址信號RAD和列地址信號CAD。在本FCRAM中，行地址信號RAD和列地址信號CAD同時提供到地址終端(地址不多路復(fù)用)。
數(shù)據(jù)輸入/輸出電路18將讀出操作中從存儲磁32讀出的并傳送到公共數(shù)據(jù)總線CDB的讀數(shù)據(jù)(CDB上的并行數(shù)據(jù))轉(zhuǎn)換成串行數(shù)據(jù)，并且將其連續(xù)地輸出到數(shù)據(jù)終端DQ。數(shù)據(jù)輸入/輸出電路20也將寫入操作中通過數(shù)據(jù)終端DQ連續(xù)提供的串行寫入數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，并且通過公共數(shù)據(jù)總線CDB將其輸出到存儲磁心32。數(shù)據(jù)終端DQ由八位(DQ0-7)組成。應(yīng)該注意的是，下面的描述將涉及與數(shù)據(jù)信號DQ的單個位相對應(yīng)的電路和操作。實際的電路對于數(shù)據(jù)信號DQ的八位而形成。
地址計數(shù)器20輸出列地址信號CAD的低位(低位列地址信號CAD)作為內(nèi)部列地址信號CAD2。而且，地址計數(shù)器20與內(nèi)部讀控制信號IRDZ同步地將低位列地址信號CAD加1，并且連續(xù)地輸出加1的信號作為內(nèi)部列地址信號CAD2。例如，低位列地址信號CAD由兩位組成。
當二進制的低位列地址信號CAD“00”與讀出命令一起提供時，內(nèi)部列地址信號CAD2“00”，“01”，“10”和“11”連續(xù)地輸出。當二進制的低位列地址信號CAD“10”與讀出命令一起提供時，內(nèi)部列地址信號CAD2“10”“11”“00”和“01”連續(xù)地輸出。也就是，地址計數(shù)器20具有二進制計數(shù)器的功能。
列計數(shù)器22接收列脈沖CLPZ和模式信號MD(第一模式信號MD11-12)，并且輸出列使能信號CLEN，直到由模式信號MD指定數(shù)目的列脈沖CLPZ被輸出。也就是，列計數(shù)器22起到用于控制脈沖發(fā)生器26輸出的列脈沖CLPZ數(shù)目的數(shù)目控制電路的作用。
間隔調(diào)節(jié)電路24在列使能信號CLEN的有效時期(高電平時期)操作，與列脈沖CLPZ的下降沿同步地輸出內(nèi)部讀控制信號IRDZ。列脈沖CLPZ的下降沿和內(nèi)部讀控制信號IRDZ的上升沿之間的間隔(＝列脈沖CLPZ的脈沖間隔)根據(jù)模式信號MD(第二模式信號MD21-23)來調(diào)節(jié)。
脈沖發(fā)生器26在列使能信號CLEN的有效時期操作，與讀控制信號RDZ和內(nèi)部讀控制信號IRDZ同步地產(chǎn)生列脈沖CLPZ。列脈沖CLPZ的脈沖寬度根據(jù)模式信號MD(第二模式信號MD24-26)來調(diào)節(jié)。也就是，脈沖發(fā)生器26起到用于調(diào)節(jié)列脈沖CLPZ的脈沖寬度的寬度調(diào)節(jié)電路的作用。
列脈沖CLPZ的脈沖間隔和脈沖寬度可以調(diào)節(jié)，從而調(diào)節(jié)列脈沖CLPZ的產(chǎn)生周期。也就是，間隔調(diào)節(jié)電路24和脈沖發(fā)生器26構(gòu)成用于調(diào)節(jié)列脈沖CLPZ產(chǎn)生周期的周期調(diào)節(jié)電路。
字復(fù)位控制電路28與響應(yīng)讀出命令或?qū)懭朊疃a(chǎn)生的列脈沖CLPZ中最后一個列脈沖CLPZ同步地輸出結(jié)束信號ENDZ(脈沖信號)。
字控制電路30響應(yīng)有效信號ACTZ來設(shè)置字脈沖WLPZ，并且響應(yīng)結(jié)束信號ENDZ來復(fù)位字脈沖WLPZ。字脈沖WLPZ是用于確定隨后描述的字線WL的選擇時間的定時信號。字線WL與字脈沖WLPZ的高電平時期同步地啟動(選擇)。也就是，字控制電路30響應(yīng)隨讀出命令或?qū)懭朊疃a(chǎn)生的列脈沖CLPZ中最后一個列脈沖CLPZ來取消選定所選擇的字線WL。
預(yù)充電控制電路與字脈沖WLPZ的下降沿同步地將預(yù)充電信號PREZ改變到高電平。預(yù)充電信號PREZ到達高電平將位線BL和/BL預(yù)充電到預(yù)充電電壓。
讀出放大器控制電路34與字脈沖WLPZ的啟動同步地啟動讀出放大器起動信號PSA和NSA。
存儲磁心36具有字解碼器部件WDEC，讀出放大器部件SA，預(yù)充電部件PRE，存儲單元陣列ARY，列解碼器部件CDEC，放大器部件AMP，和鎖存器LTCH。
字解碼器部件WDEC具有多個根據(jù)行地址信號RAD操作的字解碼器。在訪問存儲單元MC過程中，由行地址信號RAD啟動的字解碼器與字脈沖WLPZ同步地選擇字線WL。
讀出放大器部件SA具有多個讀出放大器，它們根據(jù)讀出放大器起動信號PSA和NSA操作，將位線BL和/BL之間的電壓差放大。讀出放大器部件SA也具有多個列開關(guān)CSW(隨后看到在圖9中描述)，它們根據(jù)由列地址信號CAD和CAD2選擇的列選擇線來操作。列開關(guān)CSW與列脈沖CLPZ同步地導通。
預(yù)充電部件PRE具有多個根據(jù)預(yù)充電信號PREZ操作的預(yù)充電電路。每個預(yù)充電電路的驅(qū)動性能根據(jù)第二模式信號MD21-26來調(diào)節(jié)，并且當列脈沖CLPZ的產(chǎn)生周期短時，它具有高驅(qū)動性能，而當產(chǎn)生周期長時，具有低驅(qū)動性能。
存儲單元陣列ARY具有多個以矩陣排列的易失性存儲單元MC，以及連接到存儲單元MC的多個字線WL和多個位線BL，/BL。存儲單元MC與典型的DRAM存儲單元(動態(tài)存儲單元)相同，每個都具有用于以電荷形式保持數(shù)據(jù)的電容器，以及布置在這個電容器和位線BL(或/BL)之間的傳遞晶體管。傳遞晶體管的柵極連接到字線WL。每個位線BL，/BL連接到讀出放大器和預(yù)充電電路。
列解碼器部件CDEC具有多個根據(jù)列地址信號CAD和CAD2操作的列解碼器。在訪問存儲單元MC過程中，列解碼器與列脈沖CLPZ同步地連續(xù)選擇與各個列地址信號CAD和CAD2(內(nèi)部地址)相對應(yīng)的列選擇線CL(隨后看到在圖8中描述)。
放大器部件AMP具有多個讀出放大器和多個寫入放大器。讀出放大器與放大器使能信號AMPEN同步地，將讀出操作中從存儲單元陣列ARY輸出的各個串行讀數(shù)據(jù)片放大。放大器使能信號AMPEN與列脈沖CLPZ同步地產(chǎn)生。每個讀出放大器的放大功率根據(jù)第二模式信號MD21-26來調(diào)節(jié)。當列脈沖CLPZ的產(chǎn)生周期短時，讀出放大器具有高放大功率，而當產(chǎn)生周期長時，它具有低放大功率。寫入放大器將寫操作中從數(shù)據(jù)終端DQ連續(xù)供給的各個寫數(shù)據(jù)片放大。
鎖存器LTCH連接到公共數(shù)據(jù)總線CDB。鎖存器LTCH根據(jù)列地址信號CAD2將從放大器部件AMP的讀出放大器輸出的串行讀數(shù)據(jù)分別鎖存。鎖存的數(shù)據(jù)根據(jù)列地址信號CAD輸出到公共數(shù)據(jù)總線CDB作為并行數(shù)據(jù)。
圖4顯示圖3所示間隔調(diào)節(jié)電路24的細節(jié)。
間隔調(diào)節(jié)電路24具有邏輯電路24a，24b，24c，24d和24e。邏輯電路24a與列脈沖CLPZ的下降沿同步地產(chǎn)生脈沖PLS。當?shù)诙Ｊ叫盘朚D21處于高電平時，邏輯電路24b啟動，輸出比列脈沖CLPZ延遲時間T1的信號。當模式信號MD22處于高電平時，邏輯電路24c啟動，輸出比列脈沖CLPZ延遲時間T2的信號。當模式信號MD23處于高電平時，邏輯電路24d啟動，輸出比列脈沖CLPZ延遲時間T3的信號。時間T1，T2和T3根據(jù)邏輯電路24b，24c和24d中反相器的數(shù)目來分別設(shè)置。
邏輯電路24e具有在邏輯電路24b-24d的輸出上執(zhí)行OR操作的負邏輯OR電路，以及當列使能信號CLEN處于高電平時啟動，將OR電路的輸出作為內(nèi)部讀控制信號IRDZ輸出的AND電路。
圖5顯示圖4中所示間隔調(diào)節(jié)電路24的操作。
當圖3中所示的模式設(shè)置電路12輸出高電平的第二模式信號MD21和低電平的第二模式信號MD22和MD23時，列脈沖CLPZ和內(nèi)部讀控制信號IRDZ之間的間隔是時間T1。類似地，當高電平的第二模式信號MD22和低電平的第二模式信號MD21和MD23時，列脈沖CLPZ和內(nèi)部讀控制信號IRDZ之間的間隔是比時間T1短的時間T2。當高電平的第二模式信號MD23和低電平的第二模式信號MD21和MD22時，列脈沖CLPZ和內(nèi)部讀控制信號IRDZ之間的間隔是比時間T2短的時間T3。
脈沖發(fā)生器26與內(nèi)部讀控制信號IRDZ同步地產(chǎn)生列脈沖CLPZ。因此，列脈沖CLPZ的脈沖間隔由第二模式信號MD21-23來調(diào)節(jié)。
圖6顯示圖3中所示脈沖發(fā)生器26的細節(jié)。
脈沖發(fā)生器26具有邏輯電路26a，26b，26c，26d，26e和26f。當?shù)诙Ｊ叫盘朚D24處于高電平時，邏輯電路26a啟動，輸出比列脈沖CLP0Z延遲時間T4的信號。當?shù)诙Ｊ叫盘朚D25處于高電平時，邏輯電路26b啟動，輸出比列脈沖CLP0Z延遲時間T5的信號。當?shù)诙Ｊ叫盘朚D26處于高電平時，邏輯電路26c啟動，輸出比列脈沖CLP0Z延遲時間T6的信號。時間T4，T5，T6根據(jù)邏輯電路26a，26b和26c中的反相器的數(shù)目來設(shè)置。
當邏輯電路26a，26b和26c的輸出從低電平變化到高電平時，邏輯電路26d將列復(fù)位信號CLRES從高電平改變到低電平。邏輯電路26e具有RS觸發(fā)器。RS觸發(fā)器與讀控制信號RDZ或內(nèi)部讀控制信號IRDZ的上升沿同步地設(shè)置，將列脈沖CLP0Z改變到高電平，并且與列復(fù)位信號CLRES的下降沿同步地設(shè)置，將列脈沖CLP0Z改變到低電平。當列使能信號CLEN處于高電平時，邏輯電路26f啟動，輸出列脈沖CLP0Z作為列脈沖CLPZ。
圖7顯示圖6中所示脈沖發(fā)生器26的操作。
當圖3中所示的模式設(shè)置電路12輸出高電平的模式信號MD24和低電平的模式信號MD25和MD26時，列脈沖CLPZ的脈沖寬度是時間T4。類似地，當高電平的模式信號MD25和低電平的模式信號MD24和MD26時，列脈沖CLPZ的脈沖寬度是比時間T4短的時間T5。當高電平的模式信號MD26和低電平的模式信號MD24和MD25時，列脈沖CLPZ的脈沖寬度是比時間T5短的時間T6。也就是，列脈沖CLPZ的脈沖寬度由模式信號MD24-26來調(diào)節(jié)。
圖8顯示圖3中所示存儲磁心36基本部分的概觀。
存儲磁心36具有四個存儲塊BLK(BLK1-BLK4)。存儲塊BLK1具有列解碼器部件CDEC1，預(yù)充電部件PRE1，讀出放大器部件SA1，存儲單元陣列ARY1，放大器部件AMP1，和鎖存器LTCHL類似地，存儲塊BLK2-BLK4分別具有列解碼器部件CDEC2-CDEC4，預(yù)充電部件PRE2-PRE4，讀出放大器部件SA2-SA4，存儲單元陣列ARY2-ARY4，放大器部件AMP2-AMP4，和鎖存器LTCH2-LTCH4。換句話說，圖3中所示的列解碼器部件CDEC，預(yù)充電部件PRE，讀出放大器部件SA，存儲單元陣列ARY，放大器部件AMP，和鎖存器LTCH每個都由四個塊組成。
存儲塊BLK1-BLK4由行地址信號RAD的較高兩位標識。存儲塊BLK1-BLK4具有相同的結(jié)構(gòu)。
存儲塊BLK1-BLK4每個具有分別連接到位線對BL，/BL的多個列開關(guān)CSW，用于控制列開關(guān)CSW的列選擇線CL1，CL2，CL3，CL4，...，通過列開關(guān)CSW連接到位線對BL，/BL的局部數(shù)據(jù)總線LDB，以及連接到局部數(shù)據(jù)總線LDB的全局數(shù)據(jù)總線GDB。
圖9顯示圖8中所示存儲塊BLK基本部分的細節(jié)。
存儲塊BLK具有為各個互補的位線對BL，/BL而形成的讀出放大器和預(yù)充電電路。同一字線WL(例如WL0)與連接到位線BL和/BL的存儲單元MC中任意一些相連接。
讀出放大器具有鎖存器，其由輸入和輸出彼此連接的兩個CMOS反相器組成，pMOs晶體管，其用于將CMOS反相器的pMOS晶體管的源極根據(jù)讀出放大器起動信號PSA連接到電源供給線，以及nMOS晶體管，其用于將CMOS反相器的nMOS晶體管的源極根據(jù)讀出放大器起動信號NSA連接到地線。
每個列開關(guān)CSW具有由串連的兩個nMOS晶體管組成的開關(guān)38a，38b，38c和38d。
開關(guān)38a將位線BL連接到讀局部數(shù)據(jù)總線/RLDB。開關(guān)38b將位線/BL連接到讀局部數(shù)據(jù)總線RLDB。開關(guān)38c將位線BL連接到寫局部數(shù)據(jù)總線WLDB。開關(guān)38d將位線/BL連接到寫局部數(shù)據(jù)總線/WLDB。
開關(guān)38a的一個nMOS晶體管其源極連接到讀控制信號RCLX的信號線，并且其柵極連接到列選擇線CL(CL1，CL2，CL3，CL4，...中的任何一個)。開關(guān)38a的另一個nMOS晶體管其柵極連接到位線BL，并且其漏極連接到讀局部數(shù)據(jù)總線/RLDB。類似地，開關(guān)38b的一個nMOS晶體管其源極連接到讀控制信號RCLX的信號線，并且其柵極連接到列選擇線CL(CL1，CL2，CL3，CL4，...中的任何一個)。開關(guān)38b的另一個nMOS晶體管其柵極連接到位線/BL，并且其漏極連接到讀局部數(shù)據(jù)總線RLDB。讀控制信號RCLX在讀出操作中根據(jù)行地址信號RAD或列地址信號CAD來啟動。
位線BL(或/BL)連接到晶體管柵極的系統(tǒng)稱作直接讀出系統(tǒng)。直接讀出系統(tǒng)的列開關(guān)CSW具有將位線BL(或/BL)電壓放大的功能。因為直接讀出系統(tǒng)的列開關(guān)CSW在讀出操作過程中在位線和數(shù)據(jù)總線之間不建立直接的連接，所以位線BL和/BL避免因讀局部數(shù)據(jù)總線RLDB和/RLDB的電壓變化而在電壓上變動。也就是，即使多個列脈沖CLPZ連續(xù)地產(chǎn)生，以連續(xù)地導通列開關(guān)CSW，讀周期時間可以避免增加，因為將數(shù)據(jù)再存入存儲單元MC所花的時間不會變長。
開關(guān)38c的一個nMOS晶體管其源極連接到位線BL，并且其柵極連接到列選擇線CL(CL1，CL2，CL3，CL4，...中的任何一個)。開關(guān)38c的另一個nMOS晶體管其柵極連接到寫控制信號WCLZ，并且其漏極連接到寫局部數(shù)據(jù)總線WLDB。類似地，開關(guān)38d的一個nMOS晶體管其源極連接到位線/BL，并且其柵極連接到列選擇線CL(CL1，CL2，CL3，CL4，...中的任何一個)。開關(guān)38d的另一個nMOS晶體管在其柵極連接到寫控制信號WCLZ，并且其漏極連接到寫局部數(shù)據(jù)總線/WLDB。寫控制信號WCLZ根據(jù)列地址信號CAD在寫操作過程中啟動。
圖10顯示圖9中所示預(yù)充電電路的細節(jié)。
預(yù)充電電路具有解碼電路40a，第一預(yù)充電電路40b，第二預(yù)充電電路40c，以及第三預(yù)充電電路40d。解碼電路40a接收第二模式信號MD21-26，并且將第一到第三預(yù)充電信號PRE1-PRE3中任意一個改變到高電平。解碼電路40a將第一預(yù)充電信號PRE1改變到高電平，當從第二模式信號MD21-26的邏輯電平確定列脈沖CLPZ的產(chǎn)生周期長時。解碼電路40a將第二預(yù)充電信號PRE2改變到高電平，當從第二模式信號MD21-26的邏輯電平確定列脈沖CLPZ的產(chǎn)生周期正常時。解碼電路40a將第三預(yù)充電信號PRE3改變到高電平，當從第二模式信號MD21-26的邏輯電平確定列脈沖CLPZ的產(chǎn)生周期短時。
第一到第三預(yù)充電電路40b，40c和40d每個都具有用于分別將位線BL和/BL連接到預(yù)充電電壓線VPR的nMOS晶體管，以及用于均衡位線BL和/BL的nMOS晶體管。第一到第三預(yù)充電電路40b，40c和40d的nMOS晶體管，它們的柵極寬度比例為1∶5∶25。對nMOS晶體管給出的數(shù)字表示柵極寬度的比例。第一到第三預(yù)充電電路40b，40c和40d的nMOS晶體管具有相同的溝道長度。
當?shù)谝活A(yù)充電信號PRE1處于高電平時，第一預(yù)充電電路40b與預(yù)充電信號PREZ同步地將位線BL和/BL連接到預(yù)充電電壓線VPR。當?shù)诙A(yù)充電信號PRE2處于高電平時，第二預(yù)充電電路40c與預(yù)充電信號PREZ同步地將位線BL和/BL連接到預(yù)充電電壓線VPR。當?shù)谌A(yù)充電信號PRE3處于高電平時，第三預(yù)充電電路40d與預(yù)充電信號PREZ同步地將位線BL和/BL連接到預(yù)充電電壓線VPR。也就是，列脈沖CLPZ的產(chǎn)生周期越短，預(yù)充電操作執(zhí)行得越快。
圖11顯示圖8中所示放大器部件AMP中的讀出放大器的細節(jié)。
讀出放大器具有復(fù)位電路42a，放大器電路42b，解碼電路42c，和第一到第三源電路42d，42e和42f。復(fù)位電路42a具有用于當復(fù)位信號RST處于高電平時將全局位線GDB和/GDB連接到復(fù)位電壓線VT的nMOS晶體管，以及用于當復(fù)位信號RST處于高電壓時均衡全局位線GDB和/GDB的nMOS晶體管。放大器電路42b具有一對nMOS晶體管，其柵極分別連接到全局位線GDB和/GDB，其漏極通過負載電阻分別連接到電源供給線，并且其源極連接到源電路42d，42e和42f。nMOS晶體管的輸出(漏極)連接到鎖存器LTCH。
解碼電路42c接收第二模式信號MD21-26，并且將第一到第三驅(qū)動信號DRV1-DRV3中的任意一個改變到高電平。解碼電路42c將第一驅(qū)動信號DRV1改變到高電平，當從第二模式信號MD21-26的邏輯電平確定列脈沖CLPZ的產(chǎn)生周期長時。解碼電路42c將第二驅(qū)動信號DRV2改變到高電平，當從第二模式信號MD21-26的邏輯電平確定列脈沖CLPZ的產(chǎn)生周期正常時。解碼電路42c將第三驅(qū)動信號DRV3改變到高電平，當從第二模式信號MD21-26的邏輯電平確定列脈沖CLPZ的產(chǎn)生周期短時。
第一到第三源電路42d，42e和42f每個都具有用于將放大器電路42b的nMOS晶體管的源極連接到地線的nMOS晶體管。第一到第三源電路42d，42e和42f的nMOS晶體管，它們的柵極寬度比例為1∶5∶25。對nMOS晶體管給出的數(shù)字表示柵極寬度的比例。第一到第三源電路42d，42e和42f的nMOS晶體管具有相同的溝道長度。
當?shù)谝或?qū)動信號DRV1處于高電平時，第一源電路42d與放大器使能信號AMPEN同步地將放大器電路42b連接到地線。當?shù)诙?qū)動信號DRV2處于高電平時，第二源電路42e與放大器使能信號AMPEN同步地將放大器電路42b連接到地線。當?shù)谌?qū)動信號DRV3處于高電平時，第三源電路42f與放大器使能信號AMPEN同步地將放大器電路42b連接到地線。也就是，列脈沖CLPZ的產(chǎn)生周期越短，放大器電路42b的放大操作執(zhí)行得越快。
注意，雖然在圖中沒有顯示，寫入放大器，與讀出放大器一樣，具有用于根據(jù)第二模式信號MD21-26輸出預(yù)先確定的驅(qū)動信號的解碼電路，以及放大功率根據(jù)驅(qū)動信號而變化的放大器電路。也就是，列脈沖CLPZ的產(chǎn)生周期越短，寫入放大器的放大操作執(zhí)行得越快。
圖12顯示圖3中所示鎖存器LTCH的細節(jié)。
鎖存器LTCH具有與圖11中所示的放大器部件AMP的放大器電路42b相對應(yīng)的開關(guān)電路43a，鎖存電路43b，開關(guān)電路43c，以及緩沖電路43d。
開關(guān)電路43a具有四個CMOS傳輸門，其根據(jù)列地址信號CAD2連續(xù)導通，將全局數(shù)據(jù)總線GDB2(或/GDB2)連接到鎖存電路43b。鎖存電路43b具有四個鎖存器，每個由輸入和輸出彼此連接的兩個反相器組成，并且鎖存通過開關(guān)電路43a傳送的數(shù)據(jù)。開關(guān)電路43c具有四個CMOS傳輸門，其根據(jù)列地址信號CAD(低位)連續(xù)導通，連續(xù)地將鎖存電路43b中鎖存器的輸出連接到緩沖電路43d。
緩沖電路43d具有在電源供給線和地線之間串聯(lián)的pMOS晶體管和nMOS晶體管，使得從開關(guān)電路43c輸出的數(shù)據(jù)根據(jù)列地址信號CAD(高位)輸出。
圖13顯示第一實施方案中讀出操作的一個實例。
在本實例中，模式設(shè)置電路12具有列脈沖CLPZ的數(shù)目設(shè)置為“4”的第一模式，和列脈沖CLPZ的脈沖寬度和脈沖間隔設(shè)置為“長”的第二模式。因此模式設(shè)置電路12輸出高電平的第一模式信號MD11和高電平的第二模式信號MD24和MD21。這表示一種狀態(tài)，其中當FCRAM通電時，模式設(shè)置電路12基于編程電路14的熔絲FS1-2的信息來初始化。如上，F(xiàn)CRAM的初始模式可以根據(jù)熔絲FS1-2的編程來自由地設(shè)置。
最初，F(xiàn)CRAM接收讀出命令RD和讀地址AD1。讀地址AD1是待連續(xù)讀出的4位數(shù)據(jù)的頂端地址。圖3中所示的命令解碼器10響應(yīng)讀出命令而輸出有效信號ACTZ和讀控制信號RDZ(圖13(a))。字控制電路30響應(yīng)有效信號ACTZ將字脈沖WLPZ改變到高電平(圖13(b))。與讀地址AD1相對應(yīng)的字線WL響應(yīng)字脈沖WLPZ而選擇，使得讀數(shù)據(jù)從連接到字線WL的多個存儲單元MC輸出(隨后看到在圖14中描述)。
列計數(shù)器22響應(yīng)讀控制信號RDZ將列使能信號CLEN改變到高電平(圖13(c))。脈沖發(fā)生器26響應(yīng)讀控制信號RDZ輸出第一列脈沖CLPZ(圖13(d))。脈沖發(fā)生器26根據(jù)高電平的第二模式信號MD24產(chǎn)生具有更長脈沖寬度(圖7中所示的T4)的列脈沖CLPZ。
與讀地址AD1相對應(yīng)的列選擇線CL響應(yīng)列脈沖CLPZ而選擇，使得讀數(shù)據(jù)通過局部數(shù)據(jù)總線RLDB和全局數(shù)據(jù)總線GDB輸出到全局數(shù)據(jù)總線GDB2和/GDB2(圖13(e))。這里，圖11中所示的讀出放大器根據(jù)第一驅(qū)動信號DRV1導通源電路42d。因此，讀數(shù)據(jù)從放大器電路42b輸出到全局數(shù)據(jù)總線GDB2和/GDB2的輸出時間是TD1，比源電路42e和42f中任意一個導通時長。結(jié)果，讀出放大器的放大時間比源電路42e和42f中任意一個導通時長。
讀出放大器的功耗比源電路42e和42f中任意一個導通時低。如上，當FCRAM的功耗需要減少時，第二模式信號MD21和MD24被選擇，使得列脈沖CLPZ的產(chǎn)生周期延長以減少讀出放大器的功耗。順便提及，在本實施方案中，全局數(shù)據(jù)總線GDB2和/GDB2的復(fù)位時間TR設(shè)置成固定值，而不管操作模式，因為它對周期時間沒有影響。
間隔調(diào)節(jié)電路24響應(yīng)列脈沖CLPZ的下降沿輸出內(nèi)部讀控制信號IRDZ(圖13(f))。間隔調(diào)節(jié)電路24根據(jù)高電平的第二模式信號MD21來啟動圖4中所示的邏輯電路24b，從而延長列脈沖CLPZ的下降沿和內(nèi)部讀控制信號IRDZ之間的間隔(圖5中所示的T1)。
脈沖發(fā)生器26響應(yīng)內(nèi)部讀控制信號IRDZ輸出第二列脈沖CLPZ(圖13(g))。列脈沖CLPZ的脈沖間隔根據(jù)高電平的第二模式信號MD21變得更長。這使得列脈沖CLPZ的產(chǎn)生周期達到最大。然后，第三和第四列脈沖CLPZ輸出(圖13(h，i))。也就是，響應(yīng)單個讀出命令RD，F(xiàn)CRAM自動地產(chǎn)生列脈沖CLPZ多次，而沒有外部信號的供給。
列計數(shù)器22接收第四列脈沖CLPZ并將列使能信號CLEN改變到低電平(圖13(j))。脈沖發(fā)生器26由低電平的列使能信號CLEN停止活動，停止產(chǎn)生列脈沖CLPZ。
字復(fù)位控制電路28接收低電平的列脈沖CLPZ和低電平的列使能信號CLEN，并且輸出結(jié)束信號ENDZ(圖13(k))。字控制信號30響應(yīng)結(jié)束信號ENDZ將字脈沖WLPZ改變到低電平(圖13(1))。然后，字線WL取消選定，以完成與單個讀出命令RD相對應(yīng)的讀出操作。因為字線WL響應(yīng)最后列脈沖CLPZ而取消選定，字線WL的選擇時期可以最優(yōu)地設(shè)置。結(jié)果，讀數(shù)據(jù)可以可靠地從數(shù)據(jù)單元中讀出，并且讀出到位線BL和/BL的數(shù)據(jù)可以確切地再存入存儲單元MC中。
圖14顯示圖13中所示讀出操作中數(shù)據(jù)的輸出。
位線BL1-4表示與圖8的存儲塊BLK1中列選擇線CL1-4相對應(yīng)的位線對BL，/BL。位線BL1-4共同地由單個波形來表示，因為當存儲單元MC保持相同邏輯的數(shù)據(jù)時，它們波形的變化將彼此相同。
當讀出命令RD被提供以選擇字線WL時，數(shù)據(jù)讀出到位線BL1-4(圖14(a))。隨后，讀出放大器起動信號PSA和NSA改變以啟動讀出放大器，將位線BL1-4上的數(shù)據(jù)放大(圖14(b))。接下來，列選擇線CL1-4與圖13中所示的列脈沖CLPZ同步地連續(xù)選擇，使得位線BL1-4上的數(shù)據(jù)傳送到局部數(shù)據(jù)總線LDB(圖14(c，d，e，f))。
傳送到局部數(shù)據(jù)總線LDB上的數(shù)據(jù)由放大器部件AMP放大，并且與列地址信號CAD2同步地連續(xù)鎖存到鎖存器LTCH中。如圖12中所描述的，鎖存到鎖存器LTCH中的數(shù)據(jù)輸出到公共數(shù)據(jù)總線CDB，并且根據(jù)從FCRAM外部連續(xù)提供的列地址信號CAD通過數(shù)據(jù)終端DQ輸出。也就是，頁面操作被執(zhí)行。注意，圖14并沒有顯示與列選擇線CL2，CL3和CL4一起供給到鎖存器LTCH的列地址信號。
在預(yù)充電信號PREZ被輸出以將位線BL1-4預(yù)充電(圖14(g))之前，結(jié)束信號ENDZ(在前面圖13(k)看到)被輸出以取消選定字線WL。這里，當?shù)诙Ｊ叫盘朚D21和MD24處于高電平時，具有最小尺寸晶體管的第一預(yù)充電電路40b操作，如圖10中所描述。因此，位線BL1-4預(yù)充電的時間TP1比當?shù)诙虻谌A(yù)充電電路40c，40d操作時長。結(jié)果，與當?shù)诙偷谌A(yù)充電電路40c和40d中任意一個操作時相比較，預(yù)充電部件PRE的功耗降低了。
順便提及，因為在本實施方案中采用直接讀出系統(tǒng)，數(shù)據(jù)可以可靠地讀出，即使位線BL1-4上的數(shù)據(jù)沒有足夠地放大，如圖14(c，d)所示。此外，當列選擇線CL1-4被選擇時，位線BL1-4不受局部數(shù)據(jù)總線LDB的影響。圖中括號中所示的是，使用非直接讀出系統(tǒng)的列開關(guān)，它們的源極和漏極連接到位線和局部數(shù)據(jù)總線的情況下，位線BL1-4的波形。在這種情況下，當列選擇線CL1-4被選擇時，位線BL1-4在局部數(shù)據(jù)總線LDB的影響下電壓波動。因此，列選擇線CL1-4必須在位線BL1-4足夠放大之后選擇，這意味著周期時間的增加。
圖15顯示第一實施方案中讀出操作的另一個實例。與圖13中相同操作的描述將省略。
在本實例中，模式設(shè)置電路12具有列脈沖CLPZ的數(shù)目設(shè)置為“4”的第一模式，和列脈沖CLPZ的脈沖寬度和脈沖間隔設(shè)置為“短”的第二模式。因此模式設(shè)置電路12輸出高電平的第一模式信號MD11和高電平的第二模式信號MD26和MD23。這表示一種狀態(tài)，其中在FCRAM通電之后，模式設(shè)置電路12響應(yīng)與模式設(shè)置命令一起提供的地址信號AD而再次設(shè)置。
在本實例中，脈沖發(fā)生器26根據(jù)高電平的第二模式信號MD26產(chǎn)生較短脈沖寬度(圖7中所示的T6)的列脈沖CLPZ。間隔調(diào)節(jié)電路根據(jù)高電平的第二模式信號MD23將列脈沖CLPZ的下降沿和內(nèi)部讀控制信號IRDZ之間的間隔設(shè)置得較短(圖5中所示的T3)。因此，列脈沖CLPZ的脈沖間隔根據(jù)高電平的第二模式信號MD23而減小。這使得列脈沖CLPZ的產(chǎn)生周期達到最小。
圖11中所示的讀出放大器根據(jù)第三驅(qū)動信號DRV3來導通源電路42f。因此，從放大器電路42b輸出到全局數(shù)據(jù)總線GDB2和/GDB2的讀數(shù)據(jù)的輸出時間TD3變得比源電路42d和42e中任意一個導通時短。因此，雖然其功耗增加，讀出放大器的放大時間可以減少。如上，F(xiàn)CRAM周期時間的減少通過選擇第二模式信號MD23和MD26以減少列脈沖CLPZ的產(chǎn)生周期和減少讀出放大器的放大時間來實現(xiàn)。
圖16顯示圖15中所示的讀出操作中數(shù)據(jù)的輸出。與圖14中相同操作的描述將省略。
在本實例中，列選擇線CL1-3被選擇的周期減小，因為列脈沖的產(chǎn)生周期短。如圖10中所描述，在讀出操作之后的預(yù)充電操作由具有最大尺寸晶體管的第三預(yù)充電電路40d來執(zhí)行。因此，位線BL1-4預(yù)充電的時間TP3變得比當?shù)谝换虻诙A(yù)充電電路40b，40c操作時短。因此，雖然預(yù)充電部件PRE的功耗增加，預(yù)充電操作可以加速。因此能夠減少讀出操作的周期時間。
圖17顯示第一實施方案中讀出操作的另一個實例。與圖13中相同操作的描述將省略。
在本實例中，模式設(shè)置電路12具有列脈沖CLPZ的數(shù)目設(shè)置為“2”的第一模式，和列脈沖CLPZ的脈沖寬度和脈沖間隔設(shè)置為“長”的第二模式。因此模式設(shè)置電路12輸出高電平的第一模式信號MD12和高電平的第二模式信號MD24和MD21。
圖3中所示的列計數(shù)器22接收高電平的第一模式信號MD12，并且與第二列脈沖CLPZ的上升沿同步地將列使能信號CLEN改變到低電平(圖17(a))。因此，結(jié)束信號ENDZ在列脈沖CLPZ產(chǎn)生兩次之后輸出。字脈沖WLPZ與結(jié)束信號ENDZ同步地改變到低電平(圖17(b))。因此，兩個數(shù)據(jù)片D1和D2輸出到全局數(shù)據(jù)總線GDB2如/GDB2。
結(jié)束信號ENDZ總是響應(yīng)最后列脈沖CLPZ而產(chǎn)生。因此，字線WL的取消選定時間是最優(yōu)的，即使列脈沖輸出的次數(shù)改變。
如上，在第一實施方案中，列脈沖CLPZ響應(yīng)單個讀信號RD而產(chǎn)生多次。列地址信號CAD2從與讀出命令RD一起提供的地址信號AD產(chǎn)生。結(jié)果，列選擇線CL可以在FCRAM內(nèi)部自動地連續(xù)選擇。從存儲單元MC讀出到位線BL和/BL的數(shù)據(jù)通過列開關(guān)CSW連續(xù)地傳送到公共局部數(shù)據(jù)總線LDB。因此，響應(yīng)單個讀出命令RD而從存儲單元MC讀出的讀數(shù)據(jù)的多個位可以通過單個局部數(shù)據(jù)總線LDB來傳送。因此，能夠使局部數(shù)據(jù)總線LDB和全局數(shù)據(jù)總線GDB的數(shù)目達到最小，并且防止FCRAM芯片尺寸的增加。而且，因為數(shù)據(jù)的多個位可以通過單個局部數(shù)據(jù)總線LDB來傳送，響應(yīng)讀出命令RD而啟動的存儲塊的數(shù)目可以減少，而且FCRAM操作過程中的功耗減小。
因為列脈沖CLPZ和列地址信號CAD2在FCRAM內(nèi)部自動地產(chǎn)生多次，為了讀出操作而從FCRAM外部提供的信號可以最小化。結(jié)果，能夠降低連接到外部終端的輸入電路等的操作頻率，允許減少功耗而維持高速操作。
關(guān)于脈沖發(fā)生器26產(chǎn)生的列脈沖CLPZ，脈沖輸出的數(shù)目，脈沖寬度和脈沖間隔可以由模式設(shè)置電路12自由地設(shè)置。因此，具有不同數(shù)據(jù)輸出規(guī)范的多種類型的FCRAM可以使用單個類型的芯片來制造。結(jié)果，F(xiàn)CRAM可以提高研制效率，降低研制成本。
因為列脈沖CLPZ由間隔調(diào)節(jié)電路24和根據(jù)從列計數(shù)器22輸出的列使能信號CLEN而操作的脈沖發(fā)生器26輸出，間隔調(diào)節(jié)電路24和脈沖發(fā)生器26可以簡單地配置。
因為采用直接讀出系統(tǒng)的列開關(guān)CSW，用于將數(shù)據(jù)再存入存儲單元MC的時間將不會變長，即使多個列脈沖CLPZ連續(xù)產(chǎn)生以連續(xù)導通列開關(guān)CSW。這可以避免讀周期時間的增加。
字線WL響應(yīng)隨讀出命令RD而產(chǎn)生的列脈沖CLPZ中最后一個列脈沖CLPZ而取消選定。因此，字線WL可以在最優(yōu)的時間取消選定，而不管列脈沖CLPZ的輸出數(shù)目或產(chǎn)生周期。結(jié)果，能夠使讀出操作中的周期時間達到最小。
類似地，位線BL和/BL的預(yù)充電響應(yīng)隨讀出命令RD而產(chǎn)生的列脈沖CLPZ中最后一個列脈沖CLPZ而開始。因此位線BL和/BL可以在最優(yōu)的時間預(yù)充電，而不管列脈沖CLPZ的輸出數(shù)目或產(chǎn)生周期。結(jié)果，能夠使讀出操作中的周期時間達到最小。
列脈沖CLPZ的輸出數(shù)目，脈沖寬度和脈沖間隔可以由熔絲信號FUS1-2來初始化。因此，列脈沖CLPZ的輸出數(shù)目，脈沖寬度和脈沖間隔可以在FCRAM發(fā)貨之前根據(jù)FCRAM的產(chǎn)品規(guī)范(操作頻率，功耗等)來設(shè)置。這對于將使用相同光掩模和制造工藝制造的FCRAM根據(jù)它們的實際功耗(或操作頻率)分類成多種產(chǎn)品來發(fā)貨特別有用。
列脈沖CLPZ的輸出數(shù)目，脈沖寬度和脈沖間隔不僅可以由熔絲信號FUS1-2來初始化，而且可以根據(jù)通過地址終端提供的地址信號AD來設(shè)置。因此能夠根據(jù)安裝FCRAM的系統(tǒng)的規(guī)范來設(shè)置列脈沖的數(shù)目，脈沖寬度和脈沖間隔。換句話說，F(xiàn)CRAM的用戶可以根據(jù)用戶說明來自由地設(shè)置列脈沖的數(shù)目，脈沖寬度和脈沖間隔。
放大器部件AMP的讀出放大器當列脈沖CLPZ的產(chǎn)生周期短時比當產(chǎn)生周期長時具有更高的放大功率。因此，讀出放大器可以可靠地放大數(shù)據(jù)總線LDB，GDB上的數(shù)據(jù)，即使產(chǎn)生周期和周期時間都短。
類似地，預(yù)充電部件PRE的預(yù)充電電路當列脈沖CLPZ的產(chǎn)生周期短時比當產(chǎn)生周期長時具有更高的驅(qū)動性能。因此，預(yù)充電電路可以可靠地將位線BL和/BL預(yù)充電到預(yù)先確定的電壓，即使產(chǎn)生周期和周期時間都短。
圖18顯示本發(fā)明半導體存儲器的第二實施方案。與第一實施方案中所描述相同的部件將由相同的參考數(shù)字或符號來標明。在這里將省略其細節(jié)的描述。
在本實施方案中，編程電路14A代替第一實施方案的編程電路14。其余配置與第一實施方案中相同。
編程電路14A具有第一開關(guān)SW1和第二開關(guān)SW2，它們由形成于半導體襯底上，與在FCRAM的半導體制造工藝中使用的光掩模的圖案結(jié)構(gòu)相一致的導電圖組成。
第一開關(guān)SW1輸出用于指示列脈沖CLPZ數(shù)目初始值的圖案信號PAT1(第一內(nèi)部設(shè)置信號)。第二開關(guān)SW2輸出用于指示列脈沖CLPZ產(chǎn)生周期初始值的圖案信號PAT2(第二內(nèi)部設(shè)置信號)。也就是，編程電路14A根據(jù)第一和第二開關(guān)SW1和SW2輸出圖案信號PAT1和PAT2，其中第一和第二開關(guān)SW1和SW2根據(jù)導電圖目標處的電壓來設(shè)置。
第一和第二開關(guān)SW1和SW2的連接規(guī)范，或在制造FCRAM中所使用的光掩模，根據(jù)FCRAM的產(chǎn)品規(guī)范(操作頻率，功耗等)來確定。
當FCRAM通電時，模式設(shè)置電路12根據(jù)來自編程電路14A的圖案信號PAT1和PAT2的邏輯電平來初始化。在初始狀態(tài)中，列脈沖CLPZ輸出的次數(shù)設(shè)置為“4”，并且列脈沖CLPZ的產(chǎn)生周期(脈沖寬度和脈沖間隔)設(shè)置為最大值。如在第一實施方案中一樣，模式設(shè)置電路12可以由模式設(shè)置命令來復(fù)位。
如上，本實施方案可以提供與上述第一實施方案相同的效果。而且，在本實施方案中，列脈沖的輸出數(shù)目和產(chǎn)生周期可以根據(jù)FCRAM的產(chǎn)品規(guī)范(操作頻率，功耗等)通過簡單地改變布線層的光掩模來設(shè)置。這對于通過改變光掩模將使用相同制造工藝制造的FCRAM由功耗(或操作頻率)區(qū)分成多種不同產(chǎn)品來發(fā)貨特別有用。
圖19顯示本發(fā)明半導體存儲器的第三實施方案。與第一實施方案中描述相同的部件將由相同的參考數(shù)字或符號來標明。這里將省略其細節(jié)的描述。
在本實施方案中，命令解碼器10B和字控制電路30B代替第一實施方案的命令解碼器10和字控制電路30。其余配置與第一實施方案中相同。
當接收讀出命令，寫入命令，刷新命令時，命令解碼器10B輸出有效信號ACTZ。在輸出之后預(yù)先確定的時間，它取消選定字線WL，以輸出用于將位線BL和/BL預(yù)充電的預(yù)充電信號PRZ(脈沖信號)。也就是，預(yù)充電信號PRZ是用于取消選定字線WL的復(fù)位信號。命令解碼器10B起到用于輸出復(fù)位信號(PRZ)的復(fù)位電路的作用。
字控制電路30B響應(yīng)有效信號ACTZ將字脈沖WLPZ改變到高電平，并且響應(yīng)后到達的結(jié)束信號ENDZ和預(yù)充電信號PRZ中任意一個將字脈沖WLPZ改變到低電平。
圖20顯示第三實施方案中讀出操作的一個實例。與在前面圖16中所看到(第一實施方案)相同的操作的描述將省略。
在本實施方案中，預(yù)充電信號PRZ在讀出命令RD供給之后的時間PRE1輸出(圖20(a))。圖19中所示的字控制電路30B在接收預(yù)充電信號PRZ之后接收結(jié)束信號ENDZ。因此，字脈沖WLPZ的復(fù)位時間(下降沿)與結(jié)束信號ENDZ同步地設(shè)置(圖20(b))。
圖21顯示第三實施方案中讀出操作的另一個實例。與在前面圖16中所看到(第一實施方案)相同的操作的描述將省略。
在本實例中，高電平的第一模式信號MD12被輸出以將列脈沖輸出的次數(shù)設(shè)置為“2”。字控制電路30B在接收預(yù)充電信號PRZ之前接收結(jié)束信號ENDZ。因此，字脈沖WLPZ的復(fù)位時間(下降沿)與預(yù)充電信號PRZ同步地設(shè)置(圖21(a))。
字線WL在位線BL1-4的電壓足夠放大之后取消選定(圖21(b))。因此，位線BL1-4上的數(shù)據(jù)確切地再存入存儲單元MC中(圖21(c))。
另一方面，圖中實線波形表示，字脈沖WLPZ與結(jié)束信號ENDZ同步地停止。這里，位線BL1-4在位線BL1-4的電壓足夠放大之前預(yù)充電(圖21(d))。結(jié)果，位線BL1-4上的數(shù)據(jù)再存入存儲單元MC中，唯一不足的是刷新特性的退化。換句話說，由存儲單元MC保持的數(shù)據(jù)可能在刷新操作執(zhí)行之前消失。
如上，本實施方案可以提供與上述第一實施方案相同的效果。此外，在本實施方案中，字線的取消選定時間和預(yù)充電操作的開始時間總是設(shè)置在讀出命令RD之后預(yù)先確定的時間PRE1。因此，再存入操作可以確切地在存儲單元MC上執(zhí)行，使得數(shù)據(jù)可靠地保存在存儲單元MC中。
圖22顯示本發(fā)明半導體存儲器的第四方案。與第一實施方案中所描述相同的部件將由相同的參考數(shù)字或符號來標明。這里將省略其細節(jié)的描述。
在本實施方案中，間隔調(diào)節(jié)電路23C和脈沖發(fā)生器26C代替第一實施方案的間隔調(diào)節(jié)電路23和脈沖發(fā)生器26。其余配置與第一實施方案中相同。
間隔調(diào)節(jié)電路24C將第二和隨后的列脈沖CLPZ的脈沖間隔設(shè)置成比第一第二列脈沖CLPZ之間的脈沖間隔短。脈沖發(fā)生器26C將第二和隨后的列脈沖CLPZ的脈沖寬度設(shè)置成比第一列脈沖CLPZ的脈沖寬度短。
圖23顯示第四實施方案中讀出操作的一個實例。與在前面圖13和14中所看到(第一實施方案)相同的操作的描述將省略。
在本實施方案中，如上所描述的，第二和隨后的列脈沖CLPZ的脈沖寬度L2比第一列脈沖CLPZ的脈沖寬度L1短。而且，第二和隨后的列脈沖CLPZ的脈沖間隔L4比第一第二列脈沖CLPZ之間的脈沖間隔L3短。
第一列脈沖CLPZ在位線BL1-4上的數(shù)據(jù)開始放大之后立刻輸出。因此，為了可靠地讀出數(shù)據(jù)，與列脈沖CLPZ相對應(yīng)的列選擇線CL的選擇時間必須增加，以延長列開關(guān)CSW的ON時期。
另一方面，第二和隨后的列脈沖CLPZ在位線BL1-4上的數(shù)據(jù)足夠放大之后輸出。因此，數(shù)據(jù)可以可靠地讀出，即使與列脈沖CLPZ相對應(yīng)的列選擇線CL的選擇時間減少以縮短列開關(guān)CSW的ON時期。此外，第二和隨后列脈沖CLPZ產(chǎn)生的周期減小，從而縮短讀出操作的周期時間。
如上，本實施方案可以提供與上述第一實施方案相同的效果。而且，在本實施方案中，第二和隨后的列脈沖CLPZ的產(chǎn)生周期(脈沖寬度和脈沖間隔)可以減少，以縮短與單個讀出操作相對應(yīng)的周期時間。
圖24顯示本發(fā)明半導體存儲器的第五實施方案。與第一實施方案中所描述相同的部件將由相同的參考數(shù)字或符號來標明。這里將省略其細節(jié)的描述。
在本實施方案中，模式設(shè)置電路12D，編程電路14D和地址計數(shù)器20D代替第一實施方案的模式設(shè)置電路12，編程電路14和地址計數(shù)器20。另外，地址轉(zhuǎn)換電路44在地址計數(shù)器20D和列解碼器部件CDEC之間給出。其余配置與第一實施方案中相同。
如在第一實施方案中一樣，模式設(shè)置電路12D根據(jù)熔絲信號FUS1-2以及提供到地址終端AD的第一和第二設(shè)置信號，將第一模式信號MD11-12中的任意一個改變到高電平，并且將第二模式信號MD21-23中的任意一個和第二模式信號MD24-26中的任意一個改變到高電平。模式設(shè)置電路12D也根據(jù)熔絲信號FUS3和提供到地址終端的地址信號AD(第三設(shè)置信號)，將第三模式信號MD31-32中的任意一個改變到高電平。當?shù)谌Ｊ叫盘朚D31處于高電平時，F(xiàn)CRAM進入低功率模式，而當?shù)谌Ｊ叫盘朚D32處于高電平時，進入高速模式。
也就是，模式設(shè)置電路12D起到用于設(shè)置列脈沖CLPZ數(shù)目的第一模式設(shè)置電路，用于設(shè)置列脈沖CLPZ產(chǎn)生周期的第二模式設(shè)置電路，以及用于將FCRAM的操作模式設(shè)置為低功率模式或高速模式的第三模式設(shè)置電路的作用。
編程電路14D具有與第一實施方案中相同的第一和第二熔絲FS1和FS2，以及將FCRAM的操作模式設(shè)置為低功率模式或高速模式的第三熔絲FS3。然后，編程電路14D根據(jù)第一熔絲FS1的編程輸出熔絲信號FUS1(第一內(nèi)部設(shè)置信號)，根據(jù)第二熔絲FS2的編程輸出熔絲信號FUS2(第二內(nèi)部設(shè)置信號)，以及根據(jù)第三熔絲FS3的編程輸出熔絲信號FUS3(第三內(nèi)部設(shè)置信號)。
也就是，編程電路14D起到用于分別輸出熔絲信號FUS1-2的第一和第二編程電路，以及用于輸出指示FCRAM操作模式初始狀態(tài)的熔絲信號FUS3的第三編程電路的作用。
地址計數(shù)器20D接收比第一實施方案中更大位計數(shù)的列地址信號CAD。象第一實施方案的地址計數(shù)器20一樣，地址計數(shù)器20D具有與內(nèi)部讀控制信號IRDZ同步地將列地址信號CAD加1的地址計數(shù)器功能。
地址轉(zhuǎn)換電路44從地址計數(shù)器20D接收列地址信號CAD2(內(nèi)部地址)，根據(jù)第三模式信號MD31-32交換列地址信號CAD2的位，并且輸出結(jié)果作為列地址信號CAD3(第二內(nèi)部地址)。
圖25是顯示圖24中所示地址轉(zhuǎn)換電路44操作的說明圖。為便于說明，將給出都具有8位存儲區(qū)或(存儲單元)的兩個存儲塊BLK1-2的描述。在實際的FCRAM中，存儲磁心36具有與前面圖8中所看到相同的結(jié)構(gòu)。存儲塊BLK1-2和這些塊BLK1-2的存儲區(qū)域由列地址的四位A3-0來標識。
當?shù)谌Ｊ叫盘朚D31和MD32分別處于高電平和低電平時(低功率模式)，存儲塊BLK1-2由最重要的地址A3來標識。例如，當與讀出命令RD一起提供的地址信號AD(頂端地址)具有“00”的較低兩位A1-0時，數(shù)據(jù)以圖中方框(a)中數(shù)字的順序從存儲區(qū)域讀出。當頂端地址具有“10”的較低兩位A1-0時，數(shù)據(jù)以圖中方框(b)中數(shù)字的順序從存儲區(qū)域讀出。如上，在低功率模式中，僅單個存儲塊BLK1(或BLK2)響應(yīng)讀出命令RD而啟動。因為待啟動的存儲塊數(shù)目小，執(zhí)行同時操作的電路，例如讀出放大器，可以在數(shù)目上減少。這意味著功耗的減少。
存儲磁心36在低功率模式中的操作在上面的圖8中顯示。在低功率模式中，如圖8中所示，在相同存儲塊(在本實例中，BLK1)中的列選擇線CL1-4響應(yīng)單個讀出操作RD連續(xù)地選擇，使得讀數(shù)據(jù)通過公共局部數(shù)據(jù)總線LDB和全局數(shù)據(jù)總線GDB連續(xù)地輸出。
現(xiàn)在，當?shù)谌Ｊ叫盘朚D31和MD32分別處于低電平和高電平時(高速模式)，存儲塊BLK1-2由地址A1標識。例如，當與讀出命令RD一起提供的地址信號AD(頂端地址)具有“00”的較低兩位A1-0時，數(shù)據(jù)以圖中方框(c)中數(shù)字的順序從存儲區(qū)域讀出。當頂端地址具有“01”的較低兩位A1-0時，數(shù)據(jù)以圖中方框(d)中數(shù)字的順序從存儲區(qū)域讀出。如上，在高速模式中，兩個存儲塊BLK1-2響應(yīng)讀出命令RD而啟動。因為多個存儲塊BLK1-2可以分別啟動以從存儲塊BLK1-2讀出數(shù)據(jù)，周期時間可以減少，雖然功耗增加。也就是，讀出操作可以高速執(zhí)行。
順便提及，在本實施方案中，待啟動的存儲塊BLK的數(shù)目依賴于操作模式而改變。雖然在圖24和25中沒有詳述，待啟動的存儲磁心36的區(qū)域不僅依賴于行地址信號RAD而且依賴于列地址信號CAD。例如，如圖25中所示，單個存儲塊BLK的讀出放大器部件在低功率模式中啟動。在高速模式中，兩個存儲塊BLK的讀出放大器部件被啟動。對于預(yù)充電部件，放大器部件和鎖存器也是一樣的。
圖26顯示存儲磁心36在高速模式中的操作。
在高速模式中，相應(yīng)的兩個存儲塊(在本實例中，BLK1-2)的列選擇線CL1-2和CL3-4響應(yīng)單個讀出命令RD連續(xù)地選擇。換句話說，列選擇線CL1和CL3，和列選擇線CL2和CL4，同時選擇。然后，在每個存儲塊BLK1-2中，讀數(shù)據(jù)通過公共局部數(shù)據(jù)總線LDB和全局數(shù)據(jù)總線GDB連續(xù)地輸出。
如上，本實施方案可以提供和上述第一實施方案相同的效果。此外，在本實施方案中，F(xiàn)CRAM由模式設(shè)置電路12D設(shè)置到低功率模式或高速模式。在低功率模式中為讀出操作而啟動的存儲塊BLK的數(shù)目小于在高速模式中為讀出操作而啟動的存儲塊BLK的數(shù)目。因此，單個類型的FCRAM可以制造成低功耗的產(chǎn)品或高操作速度的產(chǎn)品，允許FCRAM研制成本和制造成本的減少。
低功率模式或高速模式由熔絲信號FUS3初始地設(shè)置，并且也可以根據(jù)通過地址終端提供的地址信號AD來設(shè)置。因此，F(xiàn)CRAM的產(chǎn)品規(guī)范(操作頻率，功耗等)可以在FCRAM發(fā)貨之前最優(yōu)化。這當將通過使用相同光掩模和制造工藝制造的FCRAM根據(jù)它們的實際功耗(或操作頻率)分類成多種產(chǎn)品來發(fā)貨時特別有用。
低功率模式或高速模式可以根據(jù)通過地址終端提供的地址信號AD(第三設(shè)置信號)來設(shè)置。因此，在FCRAM發(fā)貨之后，F(xiàn)CRAM可以根據(jù)FCRAM安裝于其上的系統(tǒng)的規(guī)范而設(shè)置成低功率模式或高速模式。這提高FCRAM的可用性。
圖27顯示本發(fā)明半導體存儲器的第六實施方案。與第一，第二，和第五實施方案中所描述相同的部件將由相同的參考數(shù)字或符號來標明。這里將省略其細節(jié)的描述。
在本實施方案中，編程電路14E代替第五實施方案的編程電路14D。其余配置與第五實施方案中相同。
編程電路14E具有第一開關(guān)SW1，第二開關(guān)SW2，和第三開關(guān)SW3，它們由形成于半導體襯底上，與在FCRAM的半導體制造工藝中使用的光掩模的圖案結(jié)構(gòu)相一致的導電圖組成。因為第一開關(guān)SW1和第二開關(guān)SW2的功能與第二實施方案中相同，這里將省略其描述。
第三開關(guān)SW3輸出用于指示FCRAM操作模式(低功率模式或高速模式)的圖案信號PAT3(第三內(nèi)部設(shè)置信號)。也就是，編程電路14E根據(jù)第一，第二和第三開關(guān)SW1，SW2和SW3來輸出圖案信號PAT1，PAT2和PAT3，其中第一，第二和第三開關(guān)SW1，SW2和SW3根據(jù)導電圖目標處的電壓來設(shè)置。
第一，第二和第三開關(guān)SW1，SW2和SW3的連接規(guī)范，或者在制造FCRAM過程中使用的光掩模，根據(jù)FCRAM的產(chǎn)品規(guī)范(操作頻率，功耗等)來確定。
當FCRAM通電時，模式設(shè)置電路12D根據(jù)來自編程電路14E的圖案信號PAT1，PAT2和PAT3的邏輯電平來初始化。在初始狀態(tài)中，列脈沖CLPZ輸出的次數(shù)設(shè)置為“4”，并且列脈沖CLPZ的產(chǎn)生周期(脈沖寬度和脈沖間隔)設(shè)置為最大值。操作模式設(shè)置為低功率模式。如在第一和第五實施方案中一樣，模式設(shè)置電路12D可以由模式設(shè)置命令來復(fù)位。
如上，本實施方案可以提供與上述第一，第二和第五實施方案相同的效果。
順便提及，前面的實施方案已經(jīng)涉及本發(fā)明應(yīng)用于FCRAM的情況。但是本發(fā)明不局限于這些實施方案。例如，本發(fā)明可以應(yīng)用于DRAM。
本發(fā)明不局限于上面的實施方案，可以不背離本發(fā)明的本質(zhì)和范疇做各種改變。部分或所有部件中可以做任意改進。
權(quán)利要求
1.一種半導體存儲器，包括多個位線，分別連接到存儲單元；多個列開關(guān)，分別連接到所述位線；數(shù)據(jù)總線，對所述位線公用并且通過所述列開關(guān)連接到所述位線；多個列選擇線，分別連接到所述列開關(guān)；脈沖發(fā)生器，用于響應(yīng)從外部提供的讀出命令產(chǎn)生多個列脈沖；地址計數(shù)器，用于接收與所述讀出命令一起提供的外部地址，并且連續(xù)輸出所述外部地址和所述外部地址之后的地址作為內(nèi)部地址；列解碼器，用于與所述列脈沖同步地連續(xù)選擇所述列選擇線，以連續(xù)導通所述列開關(guān)，所述列選擇線分別與所述內(nèi)部地址相對應(yīng)。
2.根據(jù)權(quán)利要求1的半導體存儲器，包括第一模式設(shè)置電路，用于設(shè)置由所述脈沖發(fā)生器產(chǎn)生的所述列脈沖的數(shù)目。
3.根據(jù)權(quán)利要求2的半導體存儲器，包括數(shù)目控制電路，用于接收指示所述脈沖發(fā)生器輸出的所述列脈沖數(shù)目的第一模式信號，并且用于輸出使能信號直到指定數(shù)目的列脈沖全部輸出，第一模式信號從所述第一模式設(shè)置電路輸出，并且其中當所述使能信號輸出時，所述脈沖發(fā)生器產(chǎn)生所述列脈沖。
4.根據(jù)權(quán)利要求2的半導體存儲器，其中所述第一模式設(shè)置電路根據(jù)通過外部終端提供的第一設(shè)置信號來設(shè)置所述列脈沖的數(shù)目。
5.根據(jù)權(quán)利要求4的半導體存儲器，包括第一編程電路，用于將第一內(nèi)部設(shè)置信號輸出到所述第一模式設(shè)置電路，所述第一內(nèi)部設(shè)置信號將所述時鐘脈沖的數(shù)目初始地設(shè)置到所述第一模式設(shè)置電路中多個預(yù)先確定的值中任意一個。
6.根據(jù)權(quán)利要求5的半導體存儲器，其中所述第一編程電路具有第一熔絲，用于根據(jù)所述第一熔絲的編程來輸出所述第一內(nèi)部設(shè)置信號。
7.根據(jù)權(quán)利要求5的半導體存儲器，其中所述第一編程電路具有由導電圖形構(gòu)成的第一開關(guān)，并且根據(jù)所述導電圖形目標處的電壓輸出所述第一內(nèi)部設(shè)置信號，所述導電圖形形成于半導體襯底上，與在半導體制造工藝中使用的光掩模的圖案結(jié)構(gòu)相一致。
8.根據(jù)權(quán)利要求2的半導體存儲器，包括第二模式設(shè)置電路，用于設(shè)置所述列脈沖產(chǎn)生的周期。
9.根據(jù)權(quán)利要求8的半導體存儲器，包括周期調(diào)節(jié)電路，用于根據(jù)周期設(shè)置信號來調(diào)節(jié)所述周期，所述周期設(shè)置信號指示所述周期，并且從所述第二模式設(shè)置電路輸出。
10.根據(jù)權(quán)利要求9的半導體存儲器，其中所述周期調(diào)節(jié)電路具有用于調(diào)節(jié)每個所述列脈沖的脈沖寬度的寬度調(diào)節(jié)電路。
11.根據(jù)權(quán)利要求9的半導體存儲器，其中所述周期調(diào)節(jié)電路具有用于調(diào)節(jié)所述列脈沖的脈沖間隔的間隔調(diào)節(jié)電路。
12.根據(jù)權(quán)利要求9的半導體存儲器，包括讀出放大器，用于將所述數(shù)據(jù)總線上的數(shù)據(jù)放大，當所述周期短時具有比所述周期長時更高的放大功率。
13.根據(jù)權(quán)利要求9的半導體存儲器，包括預(yù)充電電路，用于將所述位線預(yù)充電到預(yù)先確定的電壓，當所述周期短時具有比所述周期長時更高的驅(qū)動性能。
14.根據(jù)權(quán)利要求8的半導體存儲器，其中所述第二模式設(shè)置電路根據(jù)通過外部終端提供的第二設(shè)置信號來設(shè)置所述周期。
15.根據(jù)權(quán)利要求14的半導體存儲器，包括第二編程電路，用于將第二內(nèi)部設(shè)置信號輸出到所述第二模式設(shè)置電路，所述第二內(nèi)部設(shè)置信號將所述周期初始地設(shè)置成所述第二模式設(shè)置電路中多個預(yù)先確定的值中任意一個，所述周期在所述第二模式設(shè)置電路中設(shè)置。
16.根據(jù)權(quán)利要求15的半導體存儲器，其中所述第二編程電路具有第二熔絲，并且根據(jù)所述第二熔絲的編程輸出所述第二內(nèi)部設(shè)置信號。
17.根據(jù)權(quán)利要求15的半導體存儲器，其中所述第二編程電路具有由導電圖形構(gòu)成的第二開關(guān)，并且根據(jù)所述導電圖形目標處的電壓輸出所述第一內(nèi)部設(shè)置信號，所述導電圖形形成于半導體襯底上，與在半導體制造工藝中使用的光掩模的圖案結(jié)構(gòu)相一致。
18.根據(jù)權(quán)利要求1的半導體存儲器，其中所述列開關(guān)每個都具有晶體管，它們的柵極分別連接到所述位線，并且它們的漏極和源極中的任意一個連接到所述數(shù)據(jù)總線。
19.根據(jù)權(quán)利要求1的半導體存儲器，包括字線，連接到所述存儲單元，并且當訪問所述存儲單元時被選擇；字控制電路，用于響應(yīng)隨所述讀出命令而產(chǎn)生的所述列脈沖中最后一個來取消選定所述字線。
20.根據(jù)權(quán)利要求19的半導體存儲器，包括復(fù)位電路，用于在選擇所述字線之后預(yù)先確定的時間輸出復(fù)位信號，復(fù)位信號取消選定所述字線，并且其中所述字控制電路響應(yīng)后到達的最后列脈沖和所述復(fù)位信號中任意一個來取消選定所述字線。
21.根據(jù)權(quán)利要求1的半導體存儲器，其中所述脈沖發(fā)生器將第二和隨后的所述列脈沖的寬度設(shè)置成比所述列脈沖中第一個寬度小的值。
22.根據(jù)權(quán)利要求1的半導體存儲器，包括預(yù)充電控制電路，用于響應(yīng)所述列脈沖中最后一個來開始將所述位線預(yù)充電。
23.根據(jù)權(quán)利要求1的半導體存儲器，進一步包括鎖存電路，連接到所述數(shù)據(jù)總線，用于響應(yīng)所述讀出命令，鎖存通過所述位線連續(xù)傳送的讀數(shù)據(jù)。
24.根據(jù)權(quán)利要求1的半導體存儲器，包括多個存儲塊，每個都具有所述位線，所述列開關(guān)，所述數(shù)據(jù)總線，和所述列選擇線；第三模式設(shè)置電路，用于將半導體存儲器的操作模式設(shè)置成低功率模式和高速模式中的一個；以及地址轉(zhuǎn)換電路，用于將所述內(nèi)部地址根據(jù)所述第三模式設(shè)置電路中的設(shè)置值轉(zhuǎn)換成第二內(nèi)部地址，其中在所述低功率模式中由所述第二內(nèi)部地址指定的所述存儲塊的數(shù)目比在所述高速模式中的小，所述第二內(nèi)部地址從所述地址轉(zhuǎn)換電路輸出。
25.根據(jù)權(quán)利要求24的半導體存儲器，其中所述第三模式設(shè)置電路根據(jù)通過外部終端提供的第三設(shè)置信號來設(shè)置所述低功率模式和所述高速模式中的一個。
26.根據(jù)權(quán)利要求24的半導體存儲器，包括第三編程電路，用于將第三內(nèi)部設(shè)置信號輸出到所述第三模式設(shè)置電路，第三內(nèi)部設(shè)置信號將所述第三模式設(shè)置電路的設(shè)置初始地設(shè)置成所述低功率模式和所述高速模式中的一個。
27.根據(jù)權(quán)利要求26的半導體存儲器，其中所述第三編程電路具有第三熔絲，并且根據(jù)所述第三熔絲的編程輸出所述第三內(nèi)部設(shè)置信號。
28.根據(jù)權(quán)利要求26的半導體存儲器，其中所述第三編程電路具有由導電圖形構(gòu)成的第三開關(guān)，并且根據(jù)所述導電圖形目標處的電壓輸出所述第三內(nèi)部設(shè)置信號，導電圖形形成于半導體襯底上，與在半導體制造工藝中使用的光掩模的圖案結(jié)構(gòu)相一致。
全文摘要
脈沖發(fā)生器響應(yīng)讀出命令產(chǎn)生多個列脈沖。地址計數(shù)器連續(xù)地輸出與讀出命令一起提供的外部地址之后的地址作為內(nèi)部地址。列解碼器與列脈沖同步地連續(xù)選擇列選擇線。響應(yīng)單個讀出命令RD從存儲單元讀出的數(shù)據(jù)的多個位通過列開關(guān)連續(xù)地傳送到公共數(shù)據(jù)總線。這可以將數(shù)據(jù)總線的數(shù)目減少到最小，防止芯片尺寸的增加。因為單個數(shù)據(jù)總線可以傳送數(shù)據(jù)的多個位，使得能夠使響應(yīng)讀出命令而啟動的存儲區(qū)域的面積達到最小。因此，這允許功耗的減少。
文檔編號G11C7/10GK1479378SQ0310843
公開日2004年3月3日 申請日期2003年3月31日 優(yōu)先權(quán)日2002年8月29日
發(fā)明者佐佐木純一, 篠崎直治, 治 申請人:富士通株式會社