一種網(wǎng)卡控制電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及網(wǎng)卡控制領(lǐng)域，特別是涉及一種網(wǎng)卡控制電路。
【背景技術(shù)】
[0002]服務(wù)器，也稱伺服器，是提供計(jì)算服務(wù)的設(shè)備。由于服務(wù)器需要響應(yīng)服務(wù)請(qǐng)求，并進(jìn)行處理，因此一般來(lái)說(shuō)服務(wù)器應(yīng)具備承擔(dān)服務(wù)并且保障服務(wù)的能力。通常情況下，一臺(tái)服務(wù)器要與多臺(tái)子機(jī)聯(lián)網(wǎng)，接受并處理從子機(jī)而來(lái)的請(qǐng)求，隨著子機(jī)數(shù)目以及服務(wù)器功能的增加，往往要在一臺(tái)服務(wù)器上同時(shí)設(shè)置兩顆網(wǎng)卡。如現(xiàn)有的KTV管理系統(tǒng)中，隨著KTV店面的逐步增多，KTV機(jī)頂盒服務(wù)器的數(shù)量也要相應(yīng)的增加，在有些KTV服務(wù)器上，需要同時(shí)使用到兩個(gè)網(wǎng)卡，分別作為機(jī)頂盒的載包和視頻點(diǎn)播使用。
[0003]當(dāng)兩顆網(wǎng)卡同時(shí)啟用時(shí)，服務(wù)器的CPU會(huì)共用一個(gè)網(wǎng)卡串行管理接口 SMI信號(hào)對(duì)兩網(wǎng)卡進(jìn)行控制，但如果SMI信號(hào)線的布線不合理或由于SMI信號(hào)完整性的問(wèn)題，都可能導(dǎo)致網(wǎng)卡死機(jī)。
【實(shí)用新型內(nèi)容】
[0004]本實(shí)用新型要解決的技術(shù)問(wèn)題，提供一種網(wǎng)卡控制電路，用于解決現(xiàn)有技術(shù)中，兩顆網(wǎng)卡同時(shí)使用可能導(dǎo)致網(wǎng)卡死機(jī)的問(wèn)題。
[0005]本實(shí)用新型是這樣實(shí)現(xiàn)的:
[0006]一種網(wǎng)卡控制電路，包括CPU、第一網(wǎng)卡和第二網(wǎng)卡，所述CPU的SMI時(shí)鐘輸出端通過(guò)緩沖器連接于第一網(wǎng)卡和第二網(wǎng)卡，CPU的SMI數(shù)據(jù)輸出端連接于第一網(wǎng)卡和第二網(wǎng)卡，SMI數(shù)據(jù)傳輸線連接有RC端接匹配。
[0007]進(jìn)一步的，所述第一網(wǎng)卡和第二網(wǎng)卡的SMI時(shí)鐘輸入端分別設(shè)置有RC端接匹配。
[0008]進(jìn)一步的，所述RC端接匹配由一電阻與電容組成，所述電阻與電容串聯(lián)，電容的非連接端接地，電阻的非連接端連接所述SMI時(shí)鐘輸入端或SMI數(shù)據(jù)輸入端。
[0009]進(jìn)一步的，所述RC端接匹配的電阻與電容的串聯(lián)阻抗值大于RC端接匹配所連接線路的傳輸線阻抗。
[0010]進(jìn)一步的，所述緩沖器為同相器。
[0011]本實(shí)用新型還可以這樣實(shí)現(xiàn):
[0012]一種網(wǎng)卡控制電路，包括網(wǎng)卡控制器、第一網(wǎng)卡和第二網(wǎng)卡，所述網(wǎng)卡控制器的SMI時(shí)鐘輸出端通過(guò)緩沖器連接于第一網(wǎng)卡和第二網(wǎng)卡，網(wǎng)卡控制器的SMI數(shù)據(jù)輸出端連接于第一網(wǎng)卡和第二網(wǎng)卡，SMI數(shù)據(jù)傳輸線連接有RC端接匹配。
[0013]進(jìn)一步的，所述第一網(wǎng)卡和第二網(wǎng)卡的SMI時(shí)鐘輸入端分別設(shè)置有RC端接匹配。
[0014]進(jìn)一步的，所述RC端接匹配由一電阻與電容組成，所述電阻與電容串聯(lián)，電容的非連接端接地，電阻的非連接端連接所述SMI時(shí)鐘輸入端或SMI數(shù)據(jù)輸入端。
[0015]進(jìn)一步的，所述RC端接匹配的電阻與電容的串聯(lián)阻抗值大于RC端接匹配所連接線路的傳輸線阻抗。
[0016]進(jìn)一步的，所述緩沖器為同相器。
[0017]本實(shí)用新型具有如下優(yōu)點(diǎn):區(qū)別于現(xiàn)有的網(wǎng)卡控制電路，當(dāng)CPU或網(wǎng)卡控制器的SMI信號(hào)同時(shí)控制兩個(gè)網(wǎng)卡時(shí)，易出現(xiàn)死機(jī)現(xiàn)象，本實(shí)用新型通過(guò)緩沖器將SMI時(shí)鐘輸出端連接至兩個(gè)網(wǎng)卡，提高了 SMI時(shí)鐘的驅(qū)動(dòng)能力，同時(shí)SMI數(shù)據(jù)傳輸線連接有RC端接匹配，提高了 SMI數(shù)據(jù)信號(hào)的完整性，從而有效避免了兩網(wǎng)卡同時(shí)使用死機(jī)的問(wèn)題。
【附圖說(shuō)明】
[0018]圖1為現(xiàn)有技術(shù)中CPU或網(wǎng)卡控制與網(wǎng)卡的通信信號(hào)分類示意圖；
[0019]圖2為本實(shí)用新型一實(shí)施方式提供的網(wǎng)卡控制電路圖；
[0020]圖3為本實(shí)用新型另一實(shí)施方式提供的網(wǎng)卡控制電路圖；
[0021]圖4為圖2、圖3中741vcl25內(nèi)兩未使用緩沖器的連接電路圖。
【具體實(shí)施方式】
[0022]為詳細(xì)說(shuō)明本實(shí)用新型的技術(shù)內(nèi)容、構(gòu)造特征、所實(shí)現(xiàn)目的及效果，以下結(jié)合實(shí)施方式并配合附圖詳予說(shuō)明。
[0023]名詞解釋:
[0024]SMI:SMI (Serial Management Interface)由 IEEE 802.3 定義，其用于讀和寫 PHY的寄存器。該總線包含兩根信號(hào)線MDC和MD1。
[0025]MDC: (management data clock)，串行管理接口時(shí)鐘，始終由STA驅(qū)動(dòng)，并指向PHY，為MD1傳輸數(shù)據(jù)提供參考時(shí)鐘。MDC為非周期性信號(hào)，該引腳內(nèi)部集成了下拉電阻，不需要外接上拉電阻，該引腳不使用時(shí)可懸空。
[0026]MD1: (management data input/output)，串行管理接口數(shù)據(jù)，MD1 為三態(tài)電路，雙向通信于STA與PHY之間，用于傳輸控制信息和狀態(tài)信息。STA_MD10驅(qū)動(dòng)發(fā)出控制信息，與MDC保持同步，由PHY完成采樣，PHY_MD10驅(qū)動(dòng)發(fā)出狀態(tài)信息，與MDC保持同步，由STA完成采樣，設(shè)計(jì)中即使不使用MD1引腳，也要對(duì)該P(yáng)in進(jìn)行上拉。
[0027]請(qǐng)參閱圖1，CPU或網(wǎng)卡控制器(即圖中STA)與網(wǎng)卡(即圖中PHY)的通信信號(hào)分有兩類，一類為數(shù)據(jù)信號(hào)，包括MI1、RMI1、GMI1、SGMII，另一類為控制信號(hào)，包括SMI信號(hào)，其中SMI信號(hào)又包括SMI時(shí)鐘信號(hào)MDC和SMI數(shù)據(jù)信號(hào)MD1 (在下文中使用MDC指代SMI時(shí)鐘信號(hào)，并使用MD1指代SMI數(shù)據(jù)信號(hào))。其中，SMI時(shí)鐘信號(hào)MDC和SMI數(shù)據(jù)信號(hào)MD1是采用兩條不同的線路分開傳輸。
[0028]請(qǐng)參閱圖2，為本實(shí)用新型一實(shí)施方式提供網(wǎng)卡控制電路的示意圖；該控制電路包括CPU和兩個(gè)網(wǎng)卡PHYO和PHYl，其中，CPU的MD1采用菊花鏈拓?fù)洌碈PU的MD1輸出端分別連接于兩個(gè)以上網(wǎng)卡PHYO和PHYl，其中，所述MD1輸出端設(shè)置了上拉電阻R4，并且在本實(shí)施方式中，兩網(wǎng)卡PHYO與網(wǎng)卡PHYl的MD1傳輸線還設(shè)置了 RC端接匹配，即圖2中的Rl與Cl，其中，RC端接匹配設(shè)置于靠近網(wǎng)卡端(即遠(yuǎn)離CPU端)；
[0029]同時(shí)，所述CPU的MDC —分為二，兩路信號(hào)MDCO與MDCl分別通過(guò)buffer (緩沖器)UlA和U1B，連接于網(wǎng)卡PHYO與PHY1，其中，UlA和UlB為741vcl25芯片。741vcl25是一種高性能，低功耗，低電壓硅柵CMOS器件，兼容TTL系列。741vcl25有四個(gè)非反相緩沖器/線路驅(qū)動(dòng)器三態(tài)輸出。三態(tài)輸出的控制輸出和使能輸入(nOE)。在nOE高電平時(shí)會(huì)導(dǎo)致輸出作為一個(gè)高阻抗?fàn)顟B(tài)。其電源電壓范圍1.2至3.6伏，接受的輸入電壓高達(dá)5.5V，低功耗，輸出驅(qū)動(dòng)能力50歐。
[0030]在本實(shí)施方式中，由于在MD1傳輸線上設(shè)置于RC端接匹配，從而提高了 MD1的信號(hào)完整性，同時(shí)，buffer (緩沖器)74LVC125芯片提高了 MDC的驅(qū)動(dòng)能力，有效解決了在電路設(shè)計(jì)或layout中存在的CPU的驅(qū)動(dòng)能力不足和SMI的信號(hào)完整性問(wèn)題，從而有效避免了兩網(wǎng)卡同時(shí)使用死機(jī)的問(wèn)題。經(jīng)大量實(shí)驗(yàn)結(jié)果顯示，本實(shí)用新型的測(cè)試信號(hào)時(shí)序具有良好的完整性，并且在設(shè)備批量生產(chǎn)中也完全克服了雙網(wǎng)卡死機(jī)的問(wèn)題，本實(shí)用新型特別適用于具有兩個(gè)以上網(wǎng)卡的PC機(jī)或服務(wù)器。
[0031]在一實(shí)施方式中，所述74LVC125芯片具體為74LVC125APW芯片，但本實(shí)用新型中所述緩沖器不僅限于74LVC125或74LVC125APW，凡具有輸出緩沖器功能的同相器均可當(dāng)作相實(shí)用新型中的緩沖器使用。
[0032]請(qǐng)參閱圖3，在本實(shí)施方式中，為提高M(jìn)DC信號(hào)的完整性，在一實(shí)施方式中，在第一網(wǎng)卡PHYO和第二網(wǎng)卡PHYl的SMI時(shí)鐘輸入端分別設(shè)置有RC端接匹配，即R2C2與R3C3。
[0033]其中，buffer的選取要考慮管腳電容、信號(hào)時(shí)延等因素，本實(shí)施方式中選用74LVC125APW，74LVC125APW包含四個(gè)非反相緩沖器，74LVC125APW的pinl、pin4為數(shù)據(jù)使能引腳，將其接GND即可。因?yàn)?4LVC125APW為CMOS工藝，屬于壓控元件，輸入端信號(hào)容易受外界干擾，請(qǐng)參閱圖4，所以對(duì)于沒有使用的兩路非反相緩沖器，將其使能腳pinlO、pinl3拉高處理，輸入腳pin9、pinl2要接地處理，輸出腳空接即可。其中，為提高buffer電源的穩(wěn)定性，在本實(shí)施方式中，在靠近buffer的電源管腳設(shè)置了電源濾波電容C4。
[0034]在上述各實(shí)施方式中，所述R1、Cl，R2、C2，R3、C3為端接匹配，在高速數(shù)字電路設(shè)計(jì)中，又叫交流匹配；設(shè)傳輸線阻抗為Ztl，一般取R、C串聯(lián)阻抗值比Ztl大一些，用以降低功耗，對(duì)于周期性不強(qiáng)的信號(hào)，如幀脈沖信號(hào)，不建議使用交流匹配設(shè)計(jì)。
[0035]設(shè)信號(hào)上升時(shí)間為k，RC的選取可以參考R*C >仁和R、C串聯(lián)阻抗值比Ztl大；本實(shí)施方式中Ztl為50 Ω，R選取49.9 Ω，C選擇47pF，R*C大于I?2ns的信號(hào)上升時(shí)間t ro
[0036]在上述各實(shí)施方式中，網(wǎng)卡是由CPU控制的，在一些由網(wǎng)卡控制器(STA)直接控制(或驅(qū)動(dòng))的網(wǎng)卡的技術(shù)方案中，同樣可以使用上述實(shí)施方式所采用的方案解決兩個(gè)網(wǎng)卡同時(shí)使用易死機(jī)的問(wèn)題。即如圖1所示，網(wǎng)卡控制器(即圖1中的STA)的SMI時(shí)鐘輸出端通過(guò)緩沖器連接于第一網(wǎng)卡PHYO和第二網(wǎng)卡PHY1，網(wǎng)卡控制器(STA)的SMI數(shù)據(jù)輸出端連接于第一網(wǎng)卡PHYO和第二網(wǎng)卡PHY1，SMI數(shù)據(jù)傳輸線連接有RC端接匹配，所以，在此就不再重復(fù)對(duì)由網(wǎng)卡控制器(STA)控制(或驅(qū)動(dòng))的網(wǎng)卡的技術(shù)方案進(jìn)行說(shuō)明。
[0037]以上所述僅為本實(shí)用新型的實(shí)施例，并非因此限制本實(shí)用新型的專利范圍，凡是利用本實(shí)用新型說(shuō)明書及附圖內(nèi)容所作的等效形狀或結(jié)構(gòu)變換，或直接或間接運(yùn)用在其他相關(guān)的技術(shù)領(lǐng)域，均同理包括在本實(shí)用新型的專利保護(hù)范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種網(wǎng)卡控制電路，包括CPU、第一網(wǎng)卡和第二網(wǎng)卡，其特征在于，所述CPU的SMI時(shí)鐘輸出端通過(guò)緩沖器連接于第一網(wǎng)卡和第二網(wǎng)卡，CPU的SMI數(shù)據(jù)輸出端連接于第一網(wǎng)卡和第二網(wǎng)卡，SMI數(shù)據(jù)傳輸線連接有RC端接匹配。
2.根據(jù)權(quán)利要求1所述的網(wǎng)卡控制電路，其特征在于，所述第一網(wǎng)卡和第二網(wǎng)卡的SMI時(shí)鐘輸入端分別設(shè)置有RC端接匹配。
3.根據(jù)權(quán)利要求1或2所述的網(wǎng)卡控制電路，其特征在于，所述RC端接匹配由一電阻與電容組成，所述電阻與電容串聯(lián)，電容的非連接端接地，電阻的非連接端連接所述SMI時(shí)鐘輸入端或SMI數(shù)據(jù)輸入端。
4.根據(jù)權(quán)利要求3所述的網(wǎng)卡控制電路，其特征在于，所述RC端接匹配的電阻與電容的串聯(lián)阻抗值大于RC端接匹配所連接線路的傳輸線阻抗。
5.根據(jù)權(quán)利要求1所述的網(wǎng)卡控制電路，其特征在于，所述緩沖器為同相器。
6.—種網(wǎng)卡控制電路，包括網(wǎng)卡控制器、第一網(wǎng)卡和第二網(wǎng)卡，其特征在于，所述網(wǎng)卡控制器的SMI時(shí)鐘輸出端通過(guò)緩沖器連接于第一網(wǎng)卡和第二網(wǎng)卡，網(wǎng)卡控制器的SMI數(shù)據(jù)輸出端連接于第一網(wǎng)卡和第二網(wǎng)卡，SMI數(shù)據(jù)傳輸線連接有RC端接匹配。
7.根據(jù)權(quán)利要求6所述的網(wǎng)卡控制電路，其特征在于，所述第一網(wǎng)卡和第二網(wǎng)卡的SMI時(shí)鐘輸入端分別設(shè)置有RC端接匹配。
8.根據(jù)權(quán)利要求6或7所述的網(wǎng)卡控制電路，其特征在于，所述RC端接匹配由一電阻與電容組成，所述電阻與電容串聯(lián)，電容的非連接端接地，電阻的非連接端連接所述SMI時(shí)鐘輸入端或SMI數(shù)據(jù)輸入端。
9.根據(jù)權(quán)利要求8所述的網(wǎng)卡控制電路，其特征在于，所述RC端接匹配的電阻與電容的串聯(lián)阻抗值大于RC端接匹配所連接線路的傳輸線阻抗。
10.根據(jù)權(quán)利要求6所述的網(wǎng)卡控制電路，其特征在于，所述緩沖器為同相器。
【專利摘要】本實(shí)用新型公開了一種網(wǎng)卡控制電路，包括CPU、第一網(wǎng)卡和第二網(wǎng)卡，所述CPU的SMI時(shí)鐘輸出端通過(guò)緩沖器連接于第一網(wǎng)卡和第二網(wǎng)卡，CPU的SMI數(shù)據(jù)輸出端連接于第一網(wǎng)卡和第二網(wǎng)卡，SMI數(shù)據(jù)傳輸線連接有RC端接匹配。本實(shí)用新型網(wǎng)卡控制電路提高了SMI時(shí)鐘的驅(qū)動(dòng)能力和SMI數(shù)據(jù)信號(hào)的完整性，避免了兩網(wǎng)卡同時(shí)使用死機(jī)的問(wèn)題。
【IPC分類】G06F11-18
【公開號(hào)】CN204576490
【申請(qǐng)?zhí)枴緾N201520300498
【發(fā)明人】錢立森, 黃金生, 陳群
【申請(qǐng)人】福建星網(wǎng)視易信息系統(tǒng)有限公司
【公開日】2015年8月19日
【申請(qǐng)日】2015年5月11日