一種ddr變頻設(shè)計(jì)方法和裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)據(jù)通信技術(shù)領(lǐng)域，尤其涉及一種DDR變頻設(shè)計(jì)方法和裝置。
【背景技術(shù)】
[0002]隨著科技的發(fā)展和社會的進(jìn)步，人們的日常生活得到了極大的改善，電子設(shè)備也如雨后春筍般涌現(xiàn)出來，呈現(xiàn)出一片欣欣向榮的景象。SOC系統(tǒng)在運(yùn)行過程中，DDR運(yùn)行頻率的高低對功耗影響至關(guān)重要，如果長期保持DDR頻率一直處于較高狀態(tài)，雖然可以滿足運(yùn)行應(yīng)用程序的需求，但在電子設(shè)備處于待機(jī)或不調(diào)用應(yīng)用程序的狀態(tài)時(shí)，也造成了資源的浪費(fèi)以及較大的功耗。而如果讓DDR —直處于較低狀態(tài)，則無法滿足運(yùn)行應(yīng)用程序的需要，給用戶帶來不良體驗(yàn)。因而，為了使系統(tǒng)功耗做到最優(yōu)，就需要對DDR進(jìn)行變頻處理。
[0003]目前，對DDR進(jìn)行變頻通常包括以下兩種方式:一種是基于軟件方案的變頻技術(shù)，按照CPU的實(shí)際帶寬要求來設(shè)置DDR頻率，即進(jìn)行DDR變頻。該方法不僅操作復(fù)雜、步驟繁瑣，需要需要消耗大量軟件操作，同時(shí)軟件代碼量大，容易伴隨產(chǎn)生許多bug。另一種是基于硬件方案的變頻技術(shù)，通常是采用M3處理器來進(jìn)行DDR變頻的預(yù)處理以及DDR變頻過程全流程控制，但對不是每一種SOC架構(gòu)在設(shè)計(jì)時(shí)都需要使用到M3處理器，因而這就給不需要M3處理器的SOC結(jié)構(gòu)造成了瓶頸。而如果要重新添加M3處理器，則會造成硬件成本大大增加，無法滿足大規(guī)模生產(chǎn)開發(fā)的需要。
[0004]綜上所述，如何解決在進(jìn)行DDR變頻時(shí)，操作復(fù)雜、步驟繁瑣、硬件成本高等問題，是數(shù)據(jù)通信技術(shù)領(lǐng)域一個(gè)亟需解決的問題。

【發(fā)明內(nèi)容】

[0005]為此，需要提供一種DDR變頻的技術(shù)方案，用以解決在進(jìn)行DDR變頻時(shí)，操作復(fù)雜、步驟繁瑣、硬件成本高等問題。
[0006]為實(shí)現(xiàn)上述目的，發(fā)明人提供了一種DDR變頻裝置，所述裝置包括SDRAM模塊，AXImaster模塊，APB slave模塊，指令存儲模塊，指令解析模塊，DMA指令讀取模塊；所述SDRAM模塊與AXI master模塊連接，所述AXI master模塊與指令解析模塊連接，所述指令解析模塊與指令存儲模塊連接，所述指令存儲模塊與DMA指令讀取模塊連接，所述DMA指令讀取模塊與AXI master模塊連接，所述DMA指令讀取模塊還與APB slave模塊連接；
[0007]所述SDRAM模塊用于存儲CPU指令數(shù)據(jù)；
[0008]所述APB slave 1?塊用于在接收到啟動(dòng)指令后，將啟動(dòng)指令傳輸至DMA指令讀取豐吳塊；
[0009]所述DMA指令讀取模塊用于在接收到啟動(dòng)指令后，從SDRAM模塊中獲取指令數(shù)據(jù)，并將所獲取的指令數(shù)據(jù)存儲于指令存儲模塊；
[0010]所述指令解析模塊用于解析指令存儲模塊中的指令數(shù)據(jù)，并將解析后的指令數(shù)據(jù)傳輸至AXI master模塊。
[0011]進(jìn)一步地，所述裝置還包括DDR控制模塊，所述DDR控制模塊與AXI master模塊連接；則所述AXI master模塊還用于接收解析后的指令數(shù)據(jù)，并將數(shù)據(jù)發(fā)送至DDR控制模塊；
[0012]所述DDR控制模塊用于接收AXI master模塊傳輸?shù)闹噶顢?shù)據(jù)，并根據(jù)對應(yīng)的指令數(shù)據(jù)對DDR進(jìn)行變頻。
[0013]進(jìn)一步地，所述指令數(shù)據(jù)包括關(guān)閉指令和變頻指令，則所述DDR控制模塊用于接收關(guān)閉指令，關(guān)閉相關(guān)設(shè)備對DDR的訪問操作；DDR控制模塊還用于接收變頻指令，對DDR
進(jìn)行變頻。
[0014]進(jìn)一步地，所述指令數(shù)據(jù)還包括恢復(fù)指令，所述DDR控制模塊用于接收恢復(fù)指令，恢復(fù)相關(guān)設(shè)備對DDR的訪問操作。
[0015]進(jìn)一步地，所述DDR控制模塊還用于在DDR變頻失敗后，產(chǎn)生中斷。
[0016]發(fā)明人還提供了一種DDR變頻設(shè)計(jì)方法，所述設(shè)計(jì)方法應(yīng)用于DDR變頻裝置，所述裝置包括所述SDRAM模塊，AXI master模塊，APB slave模塊，指令存儲模塊，指令解析?！缐?，DMA指令讀取模塊；所述SDRAM模塊與AXI master模塊連接，所述AXI master模塊與指令解析模塊連接，所述指令解析模塊與指令存儲模塊連接，所述指令存儲模塊與DMA指令讀取模塊連接，所述DMA指令讀取模塊與AXI master模塊連接，所述DMA指令讀取模塊還與APB SLAVE模塊連接；所述方法包括以下步驟:
[0017]SDRAM模塊存儲CPU指令數(shù)據(jù)；
[0018]APB slave模塊在接收到啟動(dòng)指令后，將啟動(dòng)指令傳輸至DMA指令讀取模塊；
[0019]DMA指令讀取模塊在接收到啟動(dòng)指令后，從SDRAM模塊中獲取指令數(shù)據(jù)，并將所獲取的指令數(shù)據(jù)存儲于指令存儲模塊；
[0020]指令解析模塊解析指令存儲模塊中的指令數(shù)據(jù)，并將解析后的指令數(shù)據(jù)傳輸至AXI master 模塊。
[0021]進(jìn)一步地，所述裝置還包括DDR控制模塊，所述DDR控制模塊與AXI master模塊連接；則所述方法還包括:
[0022]AXI master模塊接收解析后的指令數(shù)據(jù)，并將數(shù)據(jù)發(fā)送至DDR控制模塊；
[0023]DDR控制模塊接收AXI master模塊傳輸?shù)闹噶顢?shù)據(jù)，并根據(jù)對應(yīng)的指令數(shù)據(jù)對DDR進(jìn)行變頻。
[0024]進(jìn)一步地，所述指令數(shù)據(jù)包括關(guān)閉指令和變頻指令，則所述方法包括:
[0025]DDR控制模塊接收關(guān)閉指令，關(guān)閉相關(guān)設(shè)備對DDR的訪問操作；
[0026]DDR控制模塊接收變頻指令，對DDR進(jìn)行變頻。
[0027]進(jìn)一步地，所述指令數(shù)據(jù)還包括恢復(fù)指令，則所述方法包括:
[0028]DDR控制模塊接收恢復(fù)指令，恢復(fù)相關(guān)設(shè)備對DDR的訪問操作。
[0029]進(jìn)一步地，所述方法還包括:
[0030]DDR控制模塊在DDR變頻結(jié)束后，產(chǎn)生變頻結(jié)束中斷。
[0031]區(qū)別于現(xiàn)有技術(shù)，上述技術(shù)方案所述的DDR變頻設(shè)計(jì)方法和裝置，所述設(shè)計(jì)方法應(yīng)用于DDR變頻裝置，所述裝置包括所述SDRAM模塊，AXI master模塊，APB slave模塊，指令存儲模塊，指令解析模塊，DMA指令讀取模塊；所述SDRAM模塊與AXI master模塊連接，所述AXI master模塊與指令解析模塊連接，所述指令解析模塊與指令存儲模塊連接，所述指令存儲模塊與DMA指令讀取模塊連接，所述DMA指令讀取模塊與AXI master模塊連接，所述DMA指令讀取模塊還與APB SLAVE模塊連接；所述方法包括以下步驟:SDRAM模塊存儲(PU指令數(shù)據(jù)；APB slave模塊在接收到啟動(dòng)指令后，將啟動(dòng)指令傳輸至DMA指令讀取模塊；DMA指令讀取模塊在接收到啟動(dòng)指令后，從SDRAM模塊中獲取指令數(shù)據(jù)，并將所獲取的指令數(shù)據(jù)存儲于指令存儲模塊；指令解析模塊解析指令存儲模塊中的指令數(shù)據(jù)，并將解析后的指令數(shù)據(jù)傳輸至AXI master模塊。相比于M3處理器，本裝置架構(gòu)簡單，大大降低了硬件成本，且可以實(shí)現(xiàn)指令數(shù)據(jù)的快速讀取、存儲和解析。當(dāng)需要對DDR進(jìn)行變頻時(shí)，指令解析模塊可以解析到DDR變頻指令，將DDR變頻指傳輸至AXI master模塊，AXI master模塊會通過AXI總線將變頻指令傳輸至對應(yīng)的變頻模塊，進(jìn)而完成DDR變頻。采用上述設(shè)計(jì)方法，不僅大大簡化了 DDR變頻時(shí)指令讀取、存儲、解析的操作流程，同時(shí)也降低了硬件成本，使得DDR變頻變得快速高效，有利于降低功耗，因而在數(shù)據(jù)通信技術(shù)領(lǐng)域具有廣闊的市場前景。
【附圖說明】
[0032]圖1為本發(fā)明一實(shí)施例涉及的DDR變頻裝置的示意圖；
[0033]圖2為本發(fā)明一實(shí)施例涉及的DDR變頻方法的流程圖；
[0034]圖3為本發(fā)明另一實(shí)施例涉及的DDR變頻方法的流程圖。
[0035]附圖標(biāo)記說明:
[0036]101、SDRAM 模塊；
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