一種緩存信元數(shù)據(jù)的方法、裝置和設(shè)備的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及計算機領(lǐng)域，特別涉及一種緩存信元數(shù)據(jù)的方法、裝置和設(shè)備。
【背景技術(shù)】
[0002]VCS(Variable Cell Switch，變長信元交換)芯片用于連接兩個節(jié)點且將其中一節(jié)點的信元數(shù)據(jù)發(fā)送給另一節(jié)點。VCS芯片中包括多個S2P(Serial To Parallel，串并轉(zhuǎn)換)單元、多個P2S (Parallel To Serial，并串轉(zhuǎn)換)單元和一個緩存空間，每個S2P單元與緩存空間之間以及每個P2S單元與緩存空間之間通過并行總線連接。在VCS芯片發(fā)送信元數(shù)據(jù)時，S2P單元接收該一節(jié)點發(fā)送的信元數(shù)據(jù)，將該信元數(shù)據(jù)緩存在緩存空間中，VCS芯片從緩存空間中取出信元數(shù)據(jù)，將該信元數(shù)據(jù)發(fā)送給P2S單元，P2S單元將該信元數(shù)據(jù)發(fā)送給該另一節(jié)點。
[0003]對于VCS芯片中的每個S2P單元，該S2P單元緩存信元數(shù)據(jù)的過程如下:接收信元數(shù)據(jù)，該信元數(shù)據(jù)為串行數(shù)據(jù)，將該信元數(shù)據(jù)切分成寬度都小于或等于與該S2P單元連接的并行總線寬度的串行信元塊，將每個串行信元塊進行串并轉(zhuǎn)換得到每個并行信元塊，將每個并行信元塊存儲在該S2P單元緩存的傳輸隊列中；在每個傳輸時隙，該S2P單元只能將其緩存的傳輸隊列中的一個并行信元塊寫入緩存空間中。
[0004]在實現(xiàn)本發(fā)明的過程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)至少存在以下問題:
[0005]當(dāng)并行信元塊的寬度小于并行總線的寬度時，將該并行信元塊寫入緩存空間中時也占用一個傳輸時隙，浪費傳輸時隙，從而導(dǎo)致傳輸時隙的利用率低。

【發(fā)明內(nèi)容】

[0006]為了解決現(xiàn)有技術(shù)的問題，本發(fā)明提供了一種緩存信元數(shù)據(jù)的方法、裝置和設(shè)備。技術(shù)方案如下:
[0007]第一方面，本發(fā)明提供了一種緩存信元數(shù)據(jù)的方法，所述方法包括:
[0008]從串并轉(zhuǎn)換S2P單元緩存的并行信元塊中選擇寬度之和小于或等于與所述S2P單元連接的并行總線寬度的多個并行信元塊；
[0009]將所述多個并行信元塊拼接為一個并行信元塊；
[0010]將所述拼接后的并行信元塊通過所述并行總線寫入所述S2P單元所在的變長信元交換VCS芯片的第一緩存空間中。
[0011]結(jié)合第一方面，在第一方面的第一種可能的實現(xiàn)方式中，所述從S2P單元緩存的并行信元塊中選擇寬度之和小于或等于與所述S2P單元連接的并行總線寬度的多個并行信元塊，包括:
[0012]從S2P單元緩存的傳輸隊列中選擇預(yù)設(shè)數(shù)值個并行信元塊；
[0013]從所述預(yù)設(shè)數(shù)值個并行信元塊中獲取寬度之和小于或等于與所述S2P單元連接的并行總線寬度的多個并行信元塊。
[0014]結(jié)合第一方面的第一種實現(xiàn)方式，在第一方面的第二種可能的實現(xiàn)方式中，所述方法還包括:
[0015]如果所述預(yù)設(shè)數(shù)值個并行信元塊中不存在寬度之和小于或等于所述并行總線寬度的多個并行信元塊，從所述預(yù)設(shè)數(shù)值個并行信元塊和所述VCS芯片的第二緩存空間中獲取寬度之和小于或等于所述并行總線寬度的多個并行信元塊，所述第二緩存空間中緩存至少一個寬度小于所述并行總線寬度的并行信元塊。結(jié)合第一方面，在第一方面的第三種可能的實現(xiàn)方式中，所述從S2P單元緩存的并行信元塊中選擇寬度之和小于或等于與所述S2P單元連接的并行總線寬度的多個并行信元塊，包括:
[0016]從S2P單元所在的VCS芯片的第二緩存空間中獲取寬度之和小于或等于與所述S2P單元連接的并行總線寬度的多個并行信元塊。
[0017]結(jié)合第一方面的第一種或者第二種實現(xiàn)方式，在第一方面的第四種可能的實現(xiàn)方式中，所述從所述預(yù)設(shè)數(shù)值個并行信元塊中獲取寬度之和小于或等于與所述S2P單元連接的并行總線寬度的多個并行信元塊之后，還包括:
[0018]從所述預(yù)設(shè)數(shù)值個并行信元塊中未選擇的并行信元塊中獲取寬度小于所述并行總線寬度的并行信元塊；
[0019]將所述獲取的并行信元塊寫入所述VCS芯片的第二緩存空間中。
[0020]結(jié)合第一方面，在第一方面的第五種可能的實現(xiàn)方式中，所述方法還包括:
[0021]從所述VCS芯片的第二緩存空間中獲取緩存時長達(dá)到預(yù)設(shè)時長的并行信元塊；
[0022]將所述獲取的并行信元塊通過所述并行總線寫入所述VCS芯片的第一緩存空間中。
[0023]第二方面，本發(fā)明提供了一種緩存信元數(shù)據(jù)的裝置，所述裝置包括:
[0024]選擇模塊，用于從串并轉(zhuǎn)換S2P單元緩存的并行信元塊中選擇寬度之和小于或等于與所述S2P單元連接的并行總線寬度的多個并行信元塊；
[0025]拼接模塊，用于將所述多個并行信元塊拼接為一個并行信元塊；
[0026]緩存模塊，用于將所述拼接后的并行信元塊通過所述并行總線寫入所述S2P單元所在的變長信元交換VCS芯片的第一緩存空間中。
[0027]結(jié)合第二方面，在第二方面的第一種可能的實現(xiàn)方式中，所述選擇模塊，包括:
[0028]選擇單元，用于從S2P單元緩存的傳輸隊列中選擇預(yù)設(shè)數(shù)值個并行信元塊；
[0029]第一獲取單元，用于從所述預(yù)設(shè)數(shù)值個并行信元塊中獲取寬度之和小于或等于與所述S2P單元連接的并行總線寬度的多個并行信元塊。
[0030]結(jié)合第二方面的第一種實現(xiàn)方式，在第二方面的第二種可能的實現(xiàn)方式中，所述選擇t吳塊，還包括:
[0031]第二獲取單元，用于如果所述預(yù)設(shè)數(shù)值個并行信元塊中不存在寬度之和小于或等于所述并行總線寬度的多個并行信元塊，從所述預(yù)設(shè)數(shù)值個并行信元塊和所述VCS芯片的第二緩存空間中獲取寬度之和小于或等于所述并行總線寬度的多個并行信元塊，所述第二緩存空間中包括至少一個寬度小于所述并行總線寬度的并行信元塊。
[0032]結(jié)合第二方面，在第二方面的第三種可能的實現(xiàn)方式中，所述選擇模塊，包括:
[0033]第三獲取單元，用于從S2P單元所在的VCS芯片的第二緩存空間中獲取寬度之和小于或等于與所述S2P單元連接的并行總線寬度的多個并行信元塊。
[0034]結(jié)合第二方面的第一種或者第二種實現(xiàn)方式，在第二方面的第五種可能的實現(xiàn)方式中，所述裝置還包括:
[0035]第一獲取模塊，用于從所述預(yù)設(shè)數(shù)值個并行信元塊中未選擇的并行信元塊中獲取寬度小于所述并行總線寬度的并行信元塊；
[0036]寫入模塊，用于將所述獲取的并行信元塊寫入所述VCS芯片的第二緩存空間中。
[0037]結(jié)合第二方面，在第二方面的第五種可能的實現(xiàn)方式中，所述裝置還包括:
[0038]第二獲取模塊，用于從所述VCS芯片的第二緩存空間中獲取緩存時長達(dá)到預(yù)設(shè)時長的并行信元塊；
[0039]所述緩存模塊，用于將所述獲取的并行信元塊通過所述并行總線寫入所述VCS芯片的第一緩存空間中。
[0040]第三方面，本發(fā)明提供了一種緩存信元數(shù)據(jù)的設(shè)備，所述設(shè)備包括:處理器和發(fā)射器;
[0041]所述處理器，用于從串并轉(zhuǎn)換S2P單元緩存的并行信元塊中選擇寬度之和小于或等于與所述S2P單元連接的并行總線寬度的多個并行信元塊；
[0042]所述處理器，用于將所述多個并行信元塊拼接為一個并行信元塊；
[0043]所述發(fā)射器，用于將所述拼接后的并行信元塊通過所述并行總線寫入所述S2P單元所在的變長信元交換VCS芯片的第一緩存空間中。
[0044]結(jié)合第三方面，在第三方面的第一種可能的實現(xiàn)方式中，所述處理器，還用于從S2P單元緩存的傳輸隊列中選擇預(yù)設(shè)數(shù)值個并行信元塊；從所述預(yù)設(shè)數(shù)值個并行信元塊中獲取寬度之和小于或等于與所述S2P單元連接的并行總線寬度的多個并行信元塊。
[0045]結(jié)合第三方面的第一種實現(xiàn)方式，在第三方面的第二種可能的實現(xiàn)方式中，所述處理器，還用于如果所述預(yù)設(shè)數(shù)值個并行信元塊中不存在寬度之和小于或等于所述并行總線寬度的多個并行信元塊，從所述預(yù)設(shè)數(shù)值個并行信元塊和所述VCS芯片的第二緩存空間中獲取寬度之和小于或等于所述并行總線寬度的多個并行信元塊，所述第二緩存空間中緩存至少一個寬度小于所述并行總線寬度的并行信元塊。
[0046]結(jié)合第三方面，在第三方面的第三種可能的實現(xiàn)方式中，所述處理器，還用于從S2P單元所在的VCS芯片的第二緩存空間中獲取寬度之和小于或等于與所述S2P單元連接的并行總線寬度的多個并行信元塊。
[0047]結(jié)合第三方面的第一種或者第二種實現(xiàn)方式，在第三方面的第五種可能的實現(xiàn)方式中，所述處理器，還用于從所述預(yù)設(shè)數(shù)值個并行信元塊中未選擇的并行信元塊中獲取寬度小于所述并行總線寬度的并行信元塊；
[0048]所述處理器，還用于將所述獲取的并行信元塊寫入所述VCS芯片的第二緩存空間中。
[0049]結(jié)合第三方面，在第三方面的第五種可能的實現(xiàn)方式中，所述處理器，還用于從所述VCS芯片的第二緩存空間中獲取緩存時長達(dá)到預(yù)設(shè)時長的并行信元塊；
[0050]所述處理器，還用于將所述獲取的并行信元塊通過所述并行總線寫入所述VCS芯片的第一緩存空間中。
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