專利名稱：半導體存儲器的制作方法
技術領域：
本發(fā)明涉及半導體存儲器，特別是涉及半導體集成電路的具有多個輸入口的FIFO半導體存儲器。
以前，作為這一領域的技術，比如說，有土井、山田“應用了可變連接速度開關的160兆位/秒(Gbit/s)ATM(非同步通信模式)開關的構成法”，信學技報，社團法人電子情報通信學會，SSE93-69，31～33頁上所登載的報道。
作為具有多個輸入口的FIFO(先入先出，F(xiàn)irst-In First-Out)存儲器，以下示出用作輸出緩沖式ATM(同步通信模式，AsynchronousTransfer Mode)開關的緩沖存儲器的8W1R多口存儲器的構成。


圖14是現(xiàn)有的具有多個輸入口的FIFO存儲器的構成圖，圖15是其存儲器核心的構成圖，圖16是其寫入地址產生器構成圖，圖17是其讀出地址產生器的構成圖。
首先，如圖14所示，現(xiàn)有的具有多個輸入口的FIFO存儲器由輸入數(shù)據多路電路MUX1、MUX2，寫入要求信號多路電路MUX3、MUX4，寫入地址產生器WAG，存儲器核心RAMCORE，讀出地址產生器RAG、定時產生器TG和PLL電路PLL構成。
另外，存儲器核心RAMCORE，如圖15所示，由存儲器陣列MARRAY(2W1R單元，m字×n位)、寫入緩沖器WDB0、WDB1、讀出放大器SA、輸出數(shù)據鎖存器OLA、寫入地址鎖存器WAL0、WAL1、讀出地址鎖存器RAL、寫入定時控制WTC、讀出定時控制RTC構成，構成了m字×n位的2W1R多口存儲器。
此外，寫入地址產生器WAG，如圖16所示，用由AND(與門電路)、OR(或門電路)、INV(反相器電路)、DFF(D型觸發(fā)器)、SEL(選擇器)構成的邏輯電路構成。
此外，讀出地址產生器RAG，如圖17所示，用把DFF串接起來的移位寄存器構成。
用圖18和19，對示于圖14的8W1R多口存儲器的電路動作進行說明。
8W1R多口存儲器，具有最大8口同時寫入1口n位的數(shù)據的功能。采用在存儲器核心中緩沖容量為m的2W1R多口存儲器，使寫入數(shù)據4路多路化的辦法，實現(xiàn)8W1R多口存儲器。另外，采用用PLL產生高速時鐘的辦法，控制內部定時。
以下，進行更詳細的動作說明。
首先，是寫入動作，如圖18所示，用MUX1使n位的輸入數(shù)WDI7、WDI5、WDI3、WDI1，用MUX2使n位的輸入數(shù)據WDI6、WDI4、WDI2、WDI0，用MUX3使寫入要求信號WEI7、WEI5、WEI3、WEI1，用MUX4使寫入要求信號WEI6、WEI4、WEI2、WEI0分別4路多路化。使頻率為f的4路并行信號時間分割多路為頻率為4f的串行信號。
在這里，多路化后的n位的輸入數(shù)據信號WDI7、WDI5、WDI3、WDI1，n位的輸入信號WDI6、WDI4、WDI2、WDI0，寫入要求信號WEI7、WEI5、WEI3、WEI1，寫入要求信號WEI6、WEI4、WEI2、WEI0信號被輸入到本身為存儲器核心RAMCORE的WD1、WD0、WE1、WE0中去，同時寫入要求信號WEI7、WEI5、WEI3、WEI1，寫入要求信號WEI6、WEI4、WEI2、WEI0信號被輸入到寫入地址產生器WAG中去。
其后，采用用寫入地址產生器WAG，產生寫入地址輸入到存儲器核心RAMCORE的WA1、WA0中去的辦法，進行n位的輸入數(shù)據信號WDI7、WDI5、WDI3、WDI1，n位的輸入數(shù)據信號WDI6、WDI4、WDI2、WDI0的寫入。
在示于圖15的存儲器核心RAMCORE中，用從定時產生器TG輸出的寫入控制用時鐘WCLK、寫入定時控制WTG，從寫入緩沖器WDB0、WDB1，寫入地址鎖存器WAL0、WAL1分別輸出寫入數(shù)據、地址，向2W1R單元中進行寫入。
此外，因為由寫入地址產生器WAG產生的寫入地址要求順序存取的三個條件(1)寫入時對各口輸入不同的地址(因為在存儲器核心RAMCORE中使用了2W1R多口存儲器)，(2)向有寫入要求的口輸入地址，(3)實現(xiàn)FIFO功能，所以在寫入要求數(shù)為0的情況下，在移位數(shù)為0，寫入要求數(shù)為1的情況下，對有了要求的RAMCORE口(以下，叫做內部口)地址輸入已使之+1移位后的位置，而在寫入要求數(shù)為2的情況下，必須同時地址輸入已使內部口0進行+1，已使內部口1進行了+2移位后的位置。
若同時用圖18的時間圖進行說明，則在時鐘CLK的第1個周期中，對8W1R多口中的口(以下，叫做外部口)從外部口7到0，8口同時有寫入要求，作為輸入到存儲器核心RAMCORE中去的地址，對內部口0、內部口1分別地址輸入+1、+2移位后的位置。
在時鐘的第2個周期中，雖然從外部口7、4、1、0這4個口有同時寫入要求但在外部口7中，對于上一個移位的位置(在WA1中的7)把使之+1移位后的8分配給WA1，在外部口4中，對于前移位位置(WA1中的8)把使之移位后的9分配給WA0，在外部口0、1中，對于上一個移位的位置(在WA0中的9)，把使之+1移位后的10分配給WA0，把使之+2移位后的11分配給WA1。這一寫入地址的控制，用圖16所示的寫入地址產生器來實現(xiàn)。
其次，是讀出動作，如圖19所示，如上述那樣，把已寫入到存儲器核心RAMCORE中去的數(shù)據，應用用由移位寄存器構成的地址產生器RAG產生的順序地址，以頻率f順次進行數(shù)據的讀出。
另外，上述的寫入動作、讀出動作的定時采用在定時產生器TG中形成邏輯的辦法，用所產生的內部高速時鐘φi(i為整數(shù))控制從PLL電路中輸出的多相脈沖。RST是使寫入地址產生器WAG、讀出地址產生器RAG的地止輸出復位的信號。
但是，在上邊說過的現(xiàn)有例的構成中，如圖15所示，在現(xiàn)有的存儲器核心的構成中，由于使用了2W1R多口存儲器，故如圖16所示，要構成使用多個門電路進行復雜控制的寫入地址產生器WAG，存在著將增大版圖面積的問題。
本發(fā)明的目的是提供一種可以消除上述問題，改善使用多個門電路進行復雜控制的寫入地址產生器，使版圖面積縮小的半導體存儲器。
為了達到上述目的，本發(fā)明是(1)在半導體存儲器中，具備有下述部分存儲單元陣列；順序產生向上述存儲單元陣列進行寫入的地址的寫入地址產生器；有效位；根據寫入要求信號進行向上述有效位寫入的緩沖器；從上述存儲單元陣列產生讀出地址的讀出地址產生器；根據從上述有效位讀出的信號，判斷從上述存儲單元陣列讀出的數(shù)據的有效性的讀出控制裝置。
(2)不使用在現(xiàn)有的具有多個輸入口的FIFO半導體存儲器中使用的2W1R單元的m字×n位的存儲陣列、根據寫入要求數(shù)使地址位置移位的寫入地址產生器、用移位寄存器構成的讀出地址產生器，而代之以具有1W1R單元的m字×n位×2的存儲陣列、用移位寄存器構成的寫入地址產生器、具有1W1R單元的m字×2位的有效位、有效位用寫入緩沖器、有效位用讀出放大器、判定讀出數(shù)據的有效性的讀出控制、已設有控制讀出地址的更新的電路的讀出地址產生器。
因此，可以簡化寫入地址的控制，而且，倘就版圖面積而言，則在寫入地址產生器部分，約可以削減77.4％。
(3)在上述(2)所述的FIFO半導體存儲器中，不連接各通道數(shù)據讀出用讀出放大器、通道選擇用選擇器，而代之以連接對各存儲單元的列選擇器和選擇通道數(shù)據讀出用讀出放大器，使之用分時法讀出有效位、選擇通道數(shù)據。
因此，可以把讀出放大器的功耗削減到1/2。
(4)在上述(3)的FIFO的半導體存儲器中，把存儲陣列分開成2部分，在各存儲陣列上分別設本地字驅動器(Local Word Driver)使之連接到通道選擇信號上。
因此，對于上述(3)的構成，可以把在存儲單元上的功耗削減到1/2。
如上所述，倘采用本發(fā)明，可以得到如下效果。
(1)倘采用第1方面的發(fā)明，由于已使之備有改善了使用多個門電路進行復雜控制的寫入地址產生器，且可使版圖面積縮小的存儲單元陣列；順序產生向上述存儲單元陣列中寫入的地址的寫入地址產生器；有效位；根據寫入要求信號進行向上述有效位寫入的緩沖器；從上述存儲單元陣列產生讀出地址的讀出地址產生器；根據從上述有效位讀出的信號，判斷從上述存儲單元陣列中讀出的數(shù)據的有效性的讀出控制裝置，所以，可以改善使用多個門電路進行復雜控制的寫入地址產生器，可以縮小版圖面積。
(2)倘采用第2方面的發(fā)明，則不使用在現(xiàn)有的具有多個輸入口的FIFO存儲器中使用的2W1R單元的m字×n位的存儲陣列，根據寫入要求數(shù)使地址位置移位的寫入地址產生器、用移位寄存器構成的讀出地址產生器，而代之以用使用了1W1R單元的m字×n位×2的存儲單元；用移位寄存器構成的寫入地址產生器；使用了1W1R單元的m字×2位的有效位；有效位用寫入緩沖器；有效位用讀出放大器件；判定讀出數(shù)據有效性的讀出控制和已設有控制讀出地址更新的電路的讀出地執(zhí)產生器連接起來，故可以使寫入地址的控制簡化，而且若就版圖面積而言，還可以在寫入地址產生部分中削減77.7％。
(3)倘采用第3方面的發(fā)明，由于構成為不連接各通道數(shù)據讀出用的讀出放大器和通道選擇用選擇器，而代之以連接對各存儲陣列的列選擇器和選擇通道數(shù)據讀出用的讀出放大器，使得分時讀出有效位和選擇通道數(shù)據，所以，可把讀出放大器的功耗削減到1/2。
(4)倘采用第4方面的發(fā)明，由于構成為把存儲陣列分開成2個部分，在各存儲陣列上分別設本地字驅動器，并使之連接到通道選擇信號上，所以，對于上述(3)的構成在存儲陣列上的功耗可以削減到1/2。
圖1是示出了本發(fā)明的第1實施例的具有多個輸入口的FIFO存儲器的構成圖。
圖2是示出了本發(fā)明的第1實施例的具有多個輸入口的FIFO存儲器的存儲器核心的構成圖。
圖3是示出了本發(fā)明的第1實施例的具有多個輸入口的FIFO存儲器的存儲器核心的讀出一側的構成圖。
圖4是示出了本發(fā)明的第1實施例的具有多個輸入口的FIFO存儲器的寫入地址產生器的構成圖。
圖5是示出了本發(fā)明的第1實施例的具有多個輸入口的FIFO存儲器的讀出地址產生器的構成圖。
圖6是示出了本發(fā)明的第1實施例的具有多個輸入口的FIFO存儲器的讀出控制的構成圖。
圖7是示出了本發(fā)明的第1實施例的具有多個輸入口的FIFO存儲器的示出讀出控制的真值表。
圖8是示出了本發(fā)明的第1實施例的具有多個輸入口的FIFO存儲器的讀出控制的說明圖。
圖9是示出了本發(fā)明的第1實施例的具有多個輸入口的FIFO存儲器的寫入動作的說明圖。
圖10是示出了本發(fā)明的第1實施例的具有多個輸入口的FIFO存儲器的讀出動作的說明圖。
圖11是示出了本發(fā)明的第2實施例的FIFO存儲器的存儲器核心的構成圖。
圖12是示出了本發(fā)明的第2實施例的FIFO存儲器的電路動作的說明圖。
圖13是示出了本發(fā)明的第3實施例的FIFO存儲器的存儲器核心的構成圖。
圖14是現(xiàn)有的具有多個輸入口的FIFO存儲器的構成圖。
圖15是現(xiàn)有的具有多個輸入口的FIFO存儲器的存儲器核心的構成圖。
圖16是現(xiàn)有的具有多個輸入口的FIFO存儲器的寫入地址產生器的構成圖。
圖17是現(xiàn)有的具有多個輸入口的FIFO存儲器的讀出地址產生器的構成圖。
圖18是現(xiàn)有的具有多個輸入口的FIFO存儲器的寫入動作的說明圖。
圖19是現(xiàn)有的具有多個輸入口的FIFO存儲器的讀出動作的說明圖。
實施例以下，邊參照附圖邊對本發(fā)明的實施例詳細地進行說明。
圖1是示出了本發(fā)明的第1實施例的具有多個輸入口的FIFO的存儲器的構成圖，圖2是其存儲器核心的構成圖，圖3是其存儲器核心的讀出一側的構成圖，圖4是其寫入地址產生器的構成圖，圖5是其讀出地址產生器的構成圖，圖6是其讀出控制的構成圖，圖7是表示其讀出控制的真值表，圖8是其讀出控制的說明圖。
首先，如圖1所示，具有多個輸入口的FIFO存儲器(FIFO半導體存儲器)由輸入數(shù)據信號多路電路MUX1、MUX2，寫入要求信號多路電路MUX3、MUX4，寫入地址產生器WAG，存儲器核心RAMCORE，讀出地址產生器RAG，定時產生器TG和PLL電路PLL構成。
存儲器核心RAMCORE，如圖2所示，由有效位VB(1W1R單元，m字×2位)，存儲陣列MARRAY(1W1R單元，m字×n位×2)，寫入緩沖器WDBV、WDB0、WDB1，讀出放大器SAV、SA0、SA1，讀出控制RCTL，輸出數(shù)據鎖存器OLA，寫入地址鎖存器WAL，讀出地址鎖存器RAL，寫入定時控制WTC，讀出定時控制RTC，和選擇器SEL構成，構成了(m字～2m字)×n位的模擬2W1R多口存儲器。
此外，寫入地址產生器WAG，如圖4所示，由把產生啟動信號的AND、OR和DFF串接連接起來的移位寄存器構成。
另外，讀出地址產生器RAG，如圖5所示，由把產生啟動信號的AND、INV和DFF串接連接起來的移位寄存器構成再有，讀出控制RCTL，如圖6所示，由AND、INV和LATCH構成。
用圖9和圖10對圖1所示的本發(fā)明的第1實施例的動作進行說明。
本發(fā)明的8W1R多口存儲器具有最大8口同時寫入1口n位的數(shù)據的功能。采用在存儲器核心中使用把有效位VB作成為附加進來的緩沖容量(m～2m)的模擬2W1R多口存儲器，并使寫入數(shù)據4路多路化的辦法，實現(xiàn)8W1R多口存儲器。另外，采用用PLL電路PLL產生高速時鐘的辦法，控制內部定時。
以下，進行更詳細的動作的說明。
首先，是寫入動作，如圖18所示，用MUX1使n位的輸入數(shù)據WDI7、WDI5、WDI3、WDI1，用MUX2使n位的輸入數(shù)據WDI6、WDI4、WDI2、WDI0，用MUX3使寫入要求信號WEI7、WEI5、WEI3、WEI1，用MUX4使寫入要求信號WEI6、WEI4、WEI2、WEI0分別4路多路化。使頻率為f的4路并行信號時間分隔多路為頻率為4f的串行信號。
在這里，多路化后的n位的輸入數(shù)據信號WDI7、WDI5、WDI3、WDI1，n位的輸入信號WDI6、WDI4、WDI2、WDI0，寫入要求信號WEI7、WEI5、WEI3、WEI1，寫入要求信號WEI6、WEI4、WEI2、WEI0信號被輸入到本身為模擬2W1R多口存儲器的存儲器核心RAMCORE的WD1、WD0、WE1、WE0中去，同時寫入要求信號WEI7、WEI5、WEI3、WEI1，寫入要求信號WEI6、WEI4、WEI2、WEI0信號被輸入到寫入地址產生器WAG中去。
之后，采用用寫入地址產生器WAG產生寫入地址，并輸入到存儲器核心的WA中去的辦法，進行n位的輸入數(shù)據信號WDI7、WDI5、WDI3、WDI1，和n位的輸入數(shù)據信號WDI6、WDI4、WDI2、WDI0的寫入。這時，從寫入地址產生器WAG輸出的地址，除內部口0、1都沒有寫入要求的時候之外，經常是順序地址。
在示于圖2的存儲器核心RAMCORE中，借助于從定時產生器TG輸出的寫入控制用時鐘WCLK和寫入定時控制WTC，從寫入緩沖器WDB0、WDB1和寫入地址鎖存器WAL中分別輸出寫入數(shù)據和地址，向存儲陣列MARRAY的1W1R單元中進行寫入。
與此同時，用寫入緩沖器WDBV把寫入要求信號作為有效位寫入到有效位VB中去。其原因如下。因為把存儲陣列MARRAY的構成不做成為2W1R單元而做成為1W1R單元×2，由于在數(shù)據讀出時，無寫入要求的內部口的數(shù)據也要和有寫入要求的內部口的數(shù)據同時讀出，所以，要判斷數(shù)據有效性，使無寫入要求的內部口的數(shù)據無效而不進行讀出，而僅使有寫入要求的內部口的數(shù)據作為有效數(shù)據進行讀出。
其次，是讀出動作，如圖19所示，如上述那樣，把已寫入到存儲器核心RAMCORE中去的數(shù)據，應用用由移位寄存器構成的讀出地址產生器RAG產生的順序地址，以頻率f順次進行數(shù)據的讀出。這時，用已從讀出放大器SAV中讀了出來的有效位(以下，把寫入要求信號WE0讀出信號叫做RVL，把寫入要求信號WE1讀出信號叫做RVU)，判定已從讀出放大器SA0、SA1讀了出來的數(shù)據(以下，把內部口0叫做LOWER通道，把內部口1叫做UPPER通道)的有效性，進行有效通道的數(shù)據的讀出。
在兩個通道同時有效的情況下，如圖8所示，就輸出地址更新停止信號BUSY，使得在下一周期中暫時保持位置，以UPPER通道，LOWER通道的順序讀出兩通道的數(shù)據。
這些動作用以示于圖7的真值表為基礎構成的示于圖6的邏輯電路實現(xiàn)。USEL、LSEL分別是UPPER通道選擇信號和LOWER通道選擇信號。
另外，上邊所說的寫入動作、讀出動作的定時，采用在定時產生器TG中，形成邏輯的辦法，用所產生內部用高速時鐘φi(i為整數(shù))來控制從PLL電路PLL輸出的多相脈沖。此外，RST是使寫入地址產生器WAG、讀出地址產生器RAG的地址輸出復位的信號。
這樣一來，倘采用第1實施例，則如圖14所示，在現(xiàn)有的8W1R多口存儲器中，不用已使用了2W1R單元的m字×n位的存儲陣列MARRAY，根據寫入要求數(shù)而使地址位置移位的寫入地址產生器WAG和讀出地址產生器RAG，而代之以把使用了1W1R的m字×n位×2的存儲陣列MARRAY，用移位寄存器構成的寫入地址產生器WAG，使用了1W1R的m字×2位的有效位VB，寫入緩沖器WDBV，讀出放大器SAV，判定讀出數(shù)據的有效性的讀出控制RCTL，和已設有控制讀出地址更新的電路的讀出地址產生器RAG連接起來，所以可以簡化寫入地址控制。
因此，在寫入地址產生器WAG部分中，對于門電路數(shù)來說，考慮到讀出一側的控制電路的增加量，用SOG進行換算的情況下，可以削減4559個門電路。
此外，就用版圖面積而言，在該寫入地址產生器WAG部分中，約可以削減77.4％。另外，在存儲陣列中，在第2代0.5μm邏輯設計標準中，由于2W1R單元是1W1R單元的約2.4倍，所以，在本實施例的版圖面積下沒有損失。比如說，在把輸入數(shù)據的位數(shù)n定為54，把字數(shù)m定為128的情況下，1W1R單元構成的版圖面積，相對于2W1R單元構成的版圖面積約-14％。
其次，對本發(fā)明的第2實施例進行說明。
圖11是示出了本發(fā)明的第2實施例的FIFO存儲器的存儲器核心的構成圖。在該第2實施例中，在示于圖3的第1實施例的存儲器核心的讀出一側構成中，是把列選擇器CLMSEL0、CLMSEL1和讀出放大器SA連接起來而不是把讀出放大器SA0、SA1和選擇器SEL連接起來。
同時應用圖12說明本發(fā)明的第2實施例的電路動作。
如圖12所示，在第1實施例中，雖然在兩通道數(shù)據、有效位讀出之后用選擇器進行通道選擇，但是在本發(fā)明的第2實施例中，先讀出有效位，然后，用列選擇器CLMSEL0、CLMSEL1進行通道選擇，用讀出放大器SA進行選擇通道的讀出。
這樣一來，以往，用讀出放大器SA0、SA1進行通道數(shù)據的讀出，就可以用僅僅選擇通道的讀出放大器SA來進行，所以，可以把在讀出放大器中的功耗削減到1/2。
這樣，在該第2實施例中，在示于圖3的第1實施例的存儲器核心的讀出一側構成中，是把列選擇器CLMSEL0、CLMSEL1和讀出放大器SA連接起來，而不是把讀出放大器SA0、SA1和選擇器SEL連接起來，所以可把讀出放大器的功耗削減到原來的1/2。
其次，說明本發(fā)明的第3實施例。
圖13是示出了本發(fā)明的第3實施例的FIFO存儲器的存儲器核心的構成圖。
該電路構成圖，是在圖11所示的本發(fā)明的第2實施例中，把存儲陣列MARRAY分開成2個部分，在各個存儲陣列MARRAY0、MARRAY1中各自設本地字驅動器LWD0、LWD1，并使之連接到通道選擇信號上。
該第3實施例的動作，是在上述第2實施例中，采用把通道選擇信號輸入到本地字驅動器LWD0、LWD1中去的辦法，由于非選擇通道的存儲陣列被激活，所以可以使在存儲陣列上的功耗削減到1/2。
這樣，在本第3實施例中，由于把在第2實施例中的存儲器陣列MARRAY2分開成2個部分，在各個存儲陣列MARRAY0、MARRAY1中各自設本地字驅動器LWD0、LWD1，并與通道選擇信號連接，所以，在存儲陣列中的功耗可以削減到1/2。
此外，本發(fā)明并不受限于上述實施例，基于本發(fā)明的宗旨可有種種的變形，這些并不從本發(fā)明的范圍中排除出去。
權利要求
1.一種半導體存儲器，其特征是具備下述部分(a)存儲單元陣列；(b)順序地產生向上述存儲單元陣列中寫入地址的寫入地址產生器；(c)有效位；(d)根據寫入要求信號向上述有效位中進行寫入的緩沖器；(e)從上述存儲單元陣列中產生讀出地址的讀出地址產生器；(f)根據從上述有效位中讀出的信號，判斷從上述存儲單元陣列中讀出的數(shù)據的有效性的讀出控制裝置。
2.根據權利要求1所述的半導體存儲器，該半導體存儲器是具有多個輸入口的FIFO半導體存儲器，其特征是具備有(a)具有1W1R單元的m字×n位×2的存儲陣列；(b)用移位寄存器構成的寫入地址產生器；(c)具有1W1R單元的m字×2位的有效位；(d)有效位用寫入緩沖器；(e)有效位用讀出放大器；(f)判定讀出數(shù)據的有效性的讀出控制；(g)已設有控制讀出地址的更新的電路的讀出地址產生器。
3.根據權利要求2所述的半導體存儲器，其特征是連接對各存儲陣列的列選擇器和選擇通道數(shù)據讀出用讀出放大器，使得用分時法讀出有效位、選擇通道數(shù)據。
4.根據權利要求3所述的半導體存儲器，其特征是把存儲陣列分開成2個部分，在各個存儲陣列中各自設本地字驅動器，并使之連接到通道選擇信號上。
全文摘要
改善了使用多個門電路進行復雜控制的寫入地址產生器并縮小版圖面積的半導體存儲器,在具有多個輸入口的FIFO半導體存儲器中,具備:具有1W1R單元的m字×n位×2的存儲陣列MARRAY,用移位寄存器構成的寫入地址產生器WAG,具有1W1R單元的m字×2位的有效位VB,有效位用寫入緩沖器WDBV,有效位用讀出放大器SAV,判定讀出數(shù)據有效的讀出控制RCTL,已設有控制讀出地址的更新電路的讀出地址產生器RAG。
文檔編號G06F5/06GK1181595SQ9712123
公開日1998年5月13日 申請日期1997年10月30日 優(yōu)先權日1996年11月1日
發(fā)明者森川剛一 申請人:沖電氣工業(yè)株式會社