專利名稱：一種抗干擾微型計(jì)算機(jī)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到了數(shù)字計(jì)算機(jī)領(lǐng)域，特別是涉及到了由數(shù)字計(jì)算機(jī)構(gòu)成的控制裝置的領(lǐng)域。
隨著微機(jī)的進(jìn)一步推廣應(yīng)用，單片機(jī)和單板機(jī)已經(jīng)開始應(yīng)用于工業(yè)過程控制和實(shí)時(shí)控制，但隨著實(shí)踐，人們發(fā)現(xiàn)這一類微機(jī)尚存在一些缺陷，無法滿足工業(yè)過程控制和實(shí)時(shí)控制的實(shí)際需要，人們迫切希望能對(duì)這一類微機(jī)進(jìn)行改進(jìn)，使其具有更簡(jiǎn)單的結(jié)構(gòu)，更低的成本和較高的抗電網(wǎng)脈沖干擾能力。
本發(fā)明的目的在于提供一種具有抗電網(wǎng)脈沖干擾能力的、結(jié)構(gòu)簡(jiǎn)單的，成本低的微型計(jì)算機(jī)。
本發(fā)明的計(jì)算機(jī)由一個(gè)CPU單元，一個(gè)存儲(chǔ)單元、一個(gè)接口單元連接組成，具有一個(gè)用于連接供電電源的電源連接端和系統(tǒng)接地端，該電源連接端與上述的CPU單元，存儲(chǔ)單元，接口單元的電源連接端相連接，該系統(tǒng)接地端與上述的CPU單元、存儲(chǔ)單元、接口單元的接地端相連接；其特征在于還具有一個(gè)由IC7705型電壓監(jiān)視用集成電路及與之配合使用的元件構(gòu)成的抗干擾電路，該抗干擾電路連接在所述的電源連接端和系端接地端之間，對(duì)施加在所述的電源連接和系統(tǒng)接地端之間的電源電壓敏感，當(dāng)該電源電壓低于臨界電壓時(shí)，所述的抗干擾電路輸出低電平信號(hào)，當(dāng)該電源電壓高于所述的臨界電壓時(shí)，所述的抗干擾電路輸出高電平信號(hào)，所述的CPU單元對(duì)上述的抗干擾電路輸出的信號(hào)狀態(tài)敏感，當(dāng)上述的抗干擾電路輸出低電平信號(hào)時(shí)，使CPU單元處于保護(hù)狀態(tài)，以避免CPU的誤動(dòng)作和數(shù)據(jù)丟失。


圖1為IC7705電路的管腳說明圖。
圖2為本發(fā)明所選用抗干擾電路的說明圖。
圖3為本發(fā)明所選用的抗干擾電路的又一個(gè)說明圖。
圖4為本發(fā)明所選的又一實(shí)施例的說明圖。
圖5為本發(fā)明所選用的地址選通方式的說明圖。
圖6為本發(fā)明所選用的地址選通方式的又一說明圖。
本發(fā)明所涉及的IC7705型電壓監(jiān)視用集成電路(T)具有8個(gè)管腳，參考圖1，第一管腳(1)為基準(zhǔn)電壓輸出端VREF，第二管腳(2)為復(fù)位輸入端RESIN，第三管腳(3)為定時(shí)電容連接端Cr，第四管腳(4)為接地端GND，第五管腳(5)為復(fù)位輸出端RESET，第六管腳(6)為復(fù)位輸出端RESET，第七管腳(7)為被測(cè)電壓輸入端SENSE，第八管腳(8)為電源連接端Vcc。
集成電路IC7705通常用來監(jiān)視除供電電源電壓以外的另一個(gè)被測(cè)信號(hào)的電壓，在本發(fā)明中，該IC7705被用來監(jiān)視供電電源電壓本身。IC7705集成電路是由美國德州儀器公司生產(chǎn)。
在本發(fā)明所例舉的第一實(shí)施例中，集成電路IC7705(T)的第一管腳(1)通過電容(C1)與接地端(B)連接，參考圖2，第三管腳(3)通過電容(C2)與接地端(B)連接，第四管腳(4)與接地端(B)連接，第二、七、八管腳(2、7、8)與電源連接端(A)連接，第六管腳(6)懸空，第五管腳(5)通過電阻(R)與端(A)連接，第五管腳(5)還與端(K)連接，端(K)構(gòu)成了抗干擾電路的信號(hào)輸出端。端(A、B)用于連接供電電源。
在本發(fā)明所例舉的第二實(shí)施例中，參考圖3，所述的抗干擾電路區(qū)別第一實(shí)施例的地方是，所述的電源連接端(A)和接地端(B)之間依次串聯(lián)連接有一個(gè)電阻(RS)和一個(gè)電容(CS)，集成電路IC7705(T)的第二、七腳(2、7)與電阻(RS)和電容(CS)的連接端相連接，在本實(shí)施例中，電阻(RS)和電容(CS)構(gòu)成了RC延時(shí)網(wǎng)絡(luò)，可以減少電路的噪聲影響，調(diào)整器件的靈敏度。在本實(shí)施例中，由電阻(RS)和電容(CS)決定的時(shí)間常數(shù)取為10μs。
在本發(fā)明所例舉的第一實(shí)施例、第二實(shí)施例中，計(jì)算機(jī)的CPU單元可以是由Z80芯片構(gòu)成，所述的CPU單元上的非屏蔽中斷NMI可以與所述的抗干擾電路的信號(hào)輸出端(K)相連接，當(dāng)電源上電時(shí)，輸出端(K)輸出低電平，CPU單元延時(shí)啟動(dòng)，當(dāng)因干擾或關(guān)機(jī)使電源電壓下降低于臨界電壓時(shí)，所述的輸出端(K)輸出低電平信號(hào)，CPU單元在接收到該信號(hào)后，可以中斷主程序，進(jìn)入中斷服務(wù)程序，保護(hù)CPU單元中各寄存器的內(nèi)容。
所述的CPU單元上的復(fù)位控制端RESET可以與上述的抗干擾電路的信號(hào)輸出端(K)相連接，當(dāng)因干擾或關(guān)機(jī)使電源電壓下降低于臨界電壓時(shí)，所述的端(K)輸出低電平信號(hào)，CPU單元在接收到該信號(hào)后，可以使程序計(jì)數(shù)器復(fù)零，接口電路復(fù)位，等待干擾過后，重新或繼續(xù)執(zhí)行主程序。
所述的CPU單元上的總線請(qǐng)求控制端BUSRQ可以與上述的抗干擾電路的信號(hào)輸出端(K)相連接，當(dāng)因干擾或關(guān)機(jī)使電源電壓下降低于臨界電壓時(shí)，所述的輸出端(K)輸出低電平信號(hào)，CPU單元在接收到該信號(hào)后，可以使CPU處于浮空狀態(tài)，停止各種操作，總線處于開路狀態(tài)，待干擾過后，CPU單元繼續(xù)執(zhí)行原程序。
所述的CPU單元上的等待控制端WAIT可以與上述的抗干擾電路的信號(hào)輸出端(K)相連接，當(dāng)因干擾使電源電壓下降低于臨界電壓時(shí)，所述的輸出端(K)輸出低電平信號(hào)，CPU單元在接收到該信號(hào)后，可以使CPU單元處于等待狀態(tài)，停止各種操作，待干擾過后，CPU單元可以繼續(xù)執(zhí)行程序，此種連接方法最簡(jiǎn)單、方便，而且使CPU單元能在干擾期間捕捉到由外設(shè)提出的中斷請(qǐng)求，并在干擾脈沖過后響應(yīng)該中斷請(qǐng)求。此種連接方法最適用于抗瞬時(shí)脈沖干擾。
上述的臨界電壓可以選取為4.5～4.6V。
本發(fā)明的計(jì)算機(jī)的存儲(chǔ)單元可以是由程序存儲(chǔ)器(9)和數(shù)據(jù)存儲(chǔ)器(10)兩部分構(gòu)成，參考圖4，所述的數(shù)據(jù)存儲(chǔ)器(10)的電源連接端(11)和接地端(12)之間串聯(lián)連接有一個(gè)電阻(R1)和一個(gè)可充電的鎳鎘電池(E)，數(shù)據(jù)存儲(chǔ)器(10)的端(11)還通過一個(gè)二極管(D)，與電源連接端(A)相連接，端(12)與接地端(B)相連接。由端(A)和端(B)間輸入的電壓經(jīng)二極管(D)向存儲(chǔ)器(10)供電，同時(shí)向電池(E)充電，當(dāng)電源掉電后，電池(E)輸出的電壓經(jīng)電阻(R1)向存儲(chǔ)器(10)供電，以便保護(hù)存儲(chǔ)器(10)中的數(shù)據(jù)。
當(dāng)本發(fā)明的計(jì)算機(jī)的CPU單元采用Z80型CPU芯片時(shí)，本發(fā)明的計(jì)算機(jī)的CPU單元還可以采用地址直接選通方式選通數(shù)據(jù)存儲(chǔ)器和程序存儲(chǔ)器，省去地址譯碼器，參考圖5，其連接方式區(qū)別于現(xiàn)有技術(shù)的地方是，所述的CPU單元(Z80)的地址線(A13)直接連接程序存儲(chǔ)器(2716)的片選端(CS)，CPU單元(Z80)的(MREQ)端與程序存儲(chǔ)器(2716)的(PD／PGM)端相連接，因此當(dāng)?shù)刂肪€(A13)和端(MREQ)同時(shí)有效時(shí)可以選通存儲(chǔ)器(2716)；CPU單元(Z80)的地址線(A13)還經(jīng)過一個(gè)反向門(G1)輸入到一個(gè)雙輸入端與非門(G2)的一個(gè)輸入端上，該與非門(G2)的另一個(gè)輸入端與CPU單元(Z80)的(MREQ)端相連接，該與非門(G2)的輸出端與數(shù)據(jù)存儲(chǔ)器(6116)的片選端(CE)相連接，與非門(G2)輸出的信號(hào)可以選通數(shù)據(jù)存儲(chǔ)器(6116)；所述的CPU單元(Z80)的(WR)端和(MREQ)端連接一個(gè)雙輸入端與非門(G3)的輸入端，與非門(G3)的輸出端與數(shù)據(jù)存儲(chǔ)器(6116)的讀寫端(R／W)相連接。
本發(fā)明的計(jì)算機(jī)的I／O接口單元的選通方式也可以采用“地址直接選通”方式，省去地址譯碼器，所述的I／O接口單元可以是由1～6個(gè)I／O接口電路來構(gòu)成，CPU單元的地址線低8位中的高6位可以分別與1～6個(gè)I／O接口電路的片選端相連接，CPU單元的地址線低8位中的低2位并接于每個(gè)接口電路的通道選擇端，所述的I／O接口電路可以由Z80系列接口電路或8085系列接口電路來構(gòu)成，下面參考圖6，通過說明CPU單元(Z80)與8085型接口電路(8255)和一個(gè)Z80型接口電路(PIO)的連接方式來說明CPU單元與Z80系列接口電路或8085系列接口電路的連接特征。
所述的CPU單元(Z80)的地址線A0～A7中地址線(A2、A3)分別連接接口電路(8255)和接口電路(PIO)的片選端(CS)，低兩位地址線(A0、A1)，并接于接口電路(8255)和電路(PIO)的通道選擇端(A0′、A1′)。
CPU單元(Z80)的I／O請(qǐng)求端(IORQ)與電路(PIO)的(IORQ)端相連接，CPU單元(Z80)的(RD)端與電路(PIO)的(RD)端相連接。
CPU單元(Z80)的(IORQ)端和(WR)和一個(gè)雙輸入端與非門(G4)的輸入端相連接，與非門(G4)的輸出端與電路(8255)的(WR)端相連接，CPU單元(Z80)的(IORQ)端和(RD)端和一個(gè)雙輸入端與非門(G5)的輸入端相連接，與非門(G5)的輸出端與電路(8255)的(RD)端相連接。
當(dāng)選用兩個(gè)或兩個(gè)以上I／O接口電路時(shí)，為了保證在同一時(shí)刻CPU單元(Z80)只能與一個(gè)I／O接口電路通訊。在軟件上必須采取措施，即在CPU單元(Z80)的(IORQ)端輸出有效信號(hào)時(shí)，CPU單元(Z80)的地址(A2～A7)中只能有一個(gè)有效(高電平)，當(dāng)選用6個(gè)I／O接口電路時(shí)，CPU單元(Z80)的地址(A2～A7)可以將6個(gè)I／O接口的地址定為7C～7FH，BC～BFH，DC～DFH，EC～EFH，F(xiàn)4～F7H，F(xiàn)8～FBH。
本發(fā)明的計(jì)算機(jī)采用直接選通方式對(duì)存儲(chǔ)器和接口電路進(jìn)行選通，不僅節(jié)省掉譯碼電路，而且和現(xiàn)有技術(shù)中的計(jì)算機(jī)一樣，在同一時(shí)刻只和一個(gè)I／O接口電路或存儲(chǔ)器通訊。
在本發(fā)明的計(jì)算機(jī)上配備上鍵盤，顯示器可以構(gòu)成一個(gè)靈巧的微機(jī)系統(tǒng)。
本發(fā)明的計(jì)算機(jī)，可以有效的消除由電源干擾而引起的CPU單元的誤操作和數(shù)據(jù)丟失。適用于干擾較強(qiáng)的工業(yè)現(xiàn)場(chǎng)。
權(quán)利要求1.一種抗干擾微型計(jì)算機(jī)，由一個(gè)CPU單元，一個(gè)存儲(chǔ)單元，一個(gè)接口單元連接組成，具有一個(gè)用于連接供電電源的電源連接端和系統(tǒng)接地端，該電源連接端與上述的CPU單元、存儲(chǔ)單元、接口單元的電源連接端相連接，該系統(tǒng)接地端與上述的CPU單元、存儲(chǔ)單元、接口單元的接地端相連接；其特征在于還具有一個(gè)由IC7705型電壓監(jiān)視用集成電路及與它配合使用的元件構(gòu)成的抗干擾電路，該抗干擾電路連接在所述的電源連接端和系統(tǒng)接地端之間，對(duì)施加在所述的電源連接端和系統(tǒng)接地端之間的電源電壓敏感，當(dāng)該電源電壓低于臨界電壓時(shí)，所述的抗干擾電路輸出低電平信號(hào)，當(dāng)該電源電壓高于所述的臨界電壓時(shí)，所述的抗干擾電路輸出高電平信號(hào)；所述的CPU單元對(duì)上述的抗干擾電路輸出的信號(hào)狀態(tài)敏感，當(dāng)該信號(hào)為低電平信號(hào)時(shí)，使CPU單元處于保護(hù)狀態(tài)，以避免CPU的誤動(dòng)作和數(shù)據(jù)丟失。
2.根據(jù)權(quán)利要求1所述的計(jì)算機(jī)，其特征在于在所述的抗干擾電路中，集成電路IC7705的第一管腳(1)通過電容(C1)與接地端(B)連接，第三管腳(3)通過電容(C2)與接地端(B)連接，第四管腳(4)與接地端(B)連接，第八管腳(8)與電源連接端(A)連接，第六管腳(6)懸空，第五管腳(5)通過電阻(R)與端(A)連接，第五管腳(5)構(gòu)成抗干擾電路的輸出端(K)；在電源連接端(A)和接地端(B)之間還依次串聯(lián)連接有一個(gè)電阻(RS)和一個(gè)電容(CS)，集成電路IC7705的第二、七管腳(2、7)與電阻(RS)和電容(CS)的連接端相連接。
3.根據(jù)權(quán)利要求1、2所述的計(jì)算機(jī)，其特征在于CPU單元采用“地址直接選通”方式選通數(shù)據(jù)存儲(chǔ)器、程序存儲(chǔ)器和接口單元；所述的CPU單元(Z80)的地址線(A13)直接連接程序存儲(chǔ)器(2716)的片選端(CS)，CPU單元(Z80)的(MREQ)端與程序存儲(chǔ)器 (2716)的(PD／PGM)端相連接，CPU單元(Z80)的地址線(A13)經(jīng)過一個(gè)反向門(G1)輸入到一個(gè)雙輸入端與非門(G2)的一個(gè)輸入端上，與非門(G2)的另一個(gè)輸入端與CPU單元(Z80)的(MREQ)端相連接，與非門(G2)的輸出端與數(shù)據(jù)存儲(chǔ)器(6116)的片選端(CE)相連接，CPU單元(Z80)的(WR)端和(MREQ)端連接一個(gè)雙輸入端與非門(G3)的輸入端，與非門(G3)的輸出端與數(shù)據(jù)存儲(chǔ)器 (6116)的讀寫端(R／W)相連接；CPU單元(Z80)的地線低8位中的高6位可以分別與1～6個(gè)I／O接口電路的片選端(CS)相連接，CPU單元的地址線低8位中的低2位并接于每個(gè)接口電路的通道選擇端(A0′、A1′)；當(dāng)I／O接口電路為Z80系列接口電路時(shí)，CPU單元(Z80)的I／O請(qǐng)求端(IORQ)與該接口電路的(IORQ)端相連接，CPU單元(Z80)的(RD)端與該接口電路的(RD)端相連接；當(dāng)I／O接口電路為8085系列接口電路時(shí)，CPU單元(Z80)的I／O請(qǐng)求端(IORQ)和端(WR)與一個(gè)雙輸入端與非門的輸入端相連接，該與非門的輸出端與該I／O接口電路的(WR)端相連接，CPU單元的(IORQ)端和(RD)端與一個(gè)雙輸入端與非門的輸入端相連接，該與非門的輸出端與該接口電路的(RD)端相連接。
4.根據(jù)權(quán)利要求1、2所述的計(jì)算機(jī)，其特征在于所述的CPU單元的等待控制端WAIT與抗干擾電路的輸出端(K)相連接。
專利摘要一種抗干擾微型計(jì)算機(jī)，由一個(gè)CPU單元，一個(gè)存儲(chǔ)單元，一個(gè)接口單元連接組成，其特征在于還具有一個(gè)由IC7705型電壓監(jiān)視用集成電路及與之配合使用的元件構(gòu)成的抗干擾電路，CPU單元對(duì)上述的抗干擾電路輸出的低電平信號(hào)狀態(tài)敏感，使CPU單元處于復(fù)位狀態(tài)或等待狀態(tài)，本發(fā)明的計(jì)算機(jī)的CPU單元采用地址直接選通方式來選通數(shù)據(jù)存儲(chǔ)器、程序存儲(chǔ)器、I/O接口電路，省去了地址譯碼器，本發(fā)明的計(jì)算機(jī)抗干擾能力強(qiáng)，成本低結(jié)構(gòu)簡(jiǎn)單，最適用于干擾強(qiáng)的工業(yè)現(xiàn)場(chǎng)。
文檔編號(hào)G06F1/28GK2080685SQ90223538
公開日1991年7月10日 申請(qǐng)日期1990年11月15日 優(yōu)先權(quán)日1990年11月15日
發(fā)明者江詩謙 申請(qǐng)人:江詩謙