專利名稱:一種多處理器間的復(fù)位管理電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種復(fù)位管理電路，具體涉及一種多處理器間的復(fù)位管理電路。
背景技術(shù)：
隨著產(chǎn)品技術(shù)需求的進(jìn)一步提高，單一處理器組成的平臺(tái)已經(jīng)無法滿足產(chǎn)品性能及功能的需求，因此多處理器協(xié)同工作組成的平臺(tái)已經(jīng)被越來越多的應(yīng)用到新的產(chǎn)品設(shè)計(jì)中。由此將會(huì)產(chǎn)生多處理器間的復(fù)位管理問題；目前解決的辦法是使用以下兩種解決:
1、將多個(gè)相對(duì)獨(dú)立的系統(tǒng)及所有外圍設(shè)備的復(fù)位信號(hào)用統(tǒng)一的復(fù)位管理方式，該復(fù)位方式能減少復(fù)位的管理，系統(tǒng)有任何一個(gè)功能組件需要復(fù)位時(shí)，都只能采用系統(tǒng)總復(fù)位的方式，不能進(jìn)行獨(dú)立的針對(duì)功能組件的復(fù)位。
2、將采用多套復(fù)位電路分別管理每一個(gè)相對(duì)獨(dú)立的系統(tǒng)，該方式雖然能夠獨(dú)立的進(jìn)行部分功能組件的復(fù)位功能，但是整個(gè)系統(tǒng)不能統(tǒng)一進(jìn)行管理，給系統(tǒng)的穩(wěn)定性帶來一定的考驗(yàn)；
綜上所述，采用常規(guī)的復(fù)位處理方式存在的問題是，系統(tǒng)復(fù)位缺乏統(tǒng)一管理，無法進(jìn)行部分功能組件的獨(dú)立復(fù)位，影響整個(gè)系統(tǒng)的可靠運(yùn)行。

實(shí)用新型內(nèi)容

本實(shí)用新型所解決的問題是提供一種多處理器間的復(fù)位管理電路，通過將DSP，PPC, FPGA三個(gè)處理器的復(fù)位信號(hào)統(tǒng)一由FPGA進(jìn)行管理控制，系統(tǒng)上電初期統(tǒng)一由外部的看門狗上電復(fù)位電路實(shí)現(xiàn)系統(tǒng)同步復(fù)位；復(fù)位管理電路判斷，或根據(jù)上位機(jī)指令進(jìn)行部分功能單獨(dú)復(fù)位，以解決系統(tǒng)復(fù)位缺乏統(tǒng)一管理，無法進(jìn)行部分功能單獨(dú)復(fù)位，影響整個(gè)系統(tǒng)可靠運(yùn)行的問題。
為解決上述問題，本實(shí)用新型采用的技術(shù)方案為:
一種多處理器間的復(fù)位管理電路，其特殊之處在于:包括定時(shí)器電路、FPGA單元、第一邏輯控制器、第二邏輯控制器、DSP單元、PPC單元，定時(shí)器電路的輸出端一路與第一邏輯控制器連接，另一路與第二邏輯控制器連接，F(xiàn)PGA單元的輸出端一路與定時(shí)器電路的輸入端連接，另外兩路分別與第一邏輯控制器、第二邏輯控制器連接，第一邏輯控制器的輸出端經(jīng)DSP單元與FPGA單元的輸入端連接，第二邏輯控制器的輸出端經(jīng)PPC單元與FPGA單元的輸入端連接。
上述的定時(shí)器電路采用的芯片UD5為MAX823、芯片UD6為74LVC1G32、芯片QD2為S9013、芯片 UD7 和 UP23 為 74LVC1G08、芯片 UF22-1 為 EP4CE55。
上述的FPGA單元采用的芯片UF22-1為EP4CE55、芯片UD25C為ADSP-BF548、芯片UP24-2 為 MPC8313E。
上述的第一邏輯控制器采用的芯片UD7為74LVC1G08。
上述的第二邏輯控制器采用的芯片UP23為74LVC1G08。
上述的DSP單元采用的芯片UD25C為ADSP-BF548。[0014]上述的PPC單元采用的芯片UP24-2為MPC8313E。
與現(xiàn)有技術(shù)相比，本實(shí)用新型的有益效果:
1、多處理器間的復(fù)位不在是簡(jiǎn)單的統(tǒng)一復(fù)位；
2、單一處理器可以根據(jù)程序判斷，或根據(jù)上位機(jī)指令進(jìn)行單獨(dú)的復(fù)位；提高了整個(gè)系統(tǒng)的穩(wěn)定性。


圖1是實(shí)用新型原理框圖；
圖2是實(shí)用新型電路的原理圖。
具體實(shí)施方式
下面結(jié)合附圖對(duì)本實(shí)用新型進(jìn)行具體描述。
參見圖1，本實(shí)用新型，包括定時(shí)器電路1、FPGA單元2、第一邏輯控制器3、第二邏輯控制器4、DSP單元5、PPC單元6，定時(shí)器電路I的輸出端一路與第一邏輯控制器3連接，另一路與第二邏輯控制器4連接，F(xiàn)PGA單元2的輸出端一路與定時(shí)器電路I的輸入端連接，另外兩路分別與第一邏輯控制器3、第二邏輯控制器4連接，第一邏輯控制器3的輸出端經(jīng)DSP單元5與FPGA單元2的輸入端連接，第二邏輯控制器4的輸出端經(jīng)PPC單元6與FPGA單元2的輸入端連接。
上述的定時(shí)器電路I采用的芯片UD5為MAX823、芯片UD6為74LVC1G32、芯片QD2為 S9013、芯片 UD7 和 UP23 為 74LVC1G08、芯片 UF22-1 為 EP4CE55。
上述的FPGA單元2采用的芯片UF22-1為EP4CE55、芯片UD25C為ADSP-BF548、芯片 UP24-2 為 MPC8313E。
上述的第一邏輯控制器3采用的芯片UD7為74LVC1G08。
上述的第二邏輯控制器4采用的芯片UP23為74LVC1G08。
上述的DSP單元5采用的芯片UD25C為ADSP-BF548。
上述的PPC單元6采用的芯片UP24-2為MPC8313E。
定時(shí)器電路I即看門狗的復(fù)位輸出信號(hào)與FPGA的2個(gè)喂狗信號(hào)分別經(jīng)過第一邏輯控制器3、第二邏輯控制器4，第一邏輯控制器3、第二邏輯控制器4的輸出分別給DSP，PPC，作為每一個(gè)處理器系統(tǒng)的單獨(dú)復(fù)位信號(hào)；DSP，PPC處理器分別輸出I個(gè)喂狗信號(hào)與FPGA相連，F(xiàn)PGA輸出一個(gè)喂狗信號(hào)與定時(shí)器電路I連接；FPGA分別實(shí)現(xiàn)3個(gè)獨(dú)立的定時(shí)器，其中2個(gè)分別用來計(jì)數(shù)DSP，PPC提供的喂狗信號(hào)，在小于1.6S的時(shí)間內(nèi)不能產(chǎn)生下降沿，則輸出低電平；進(jìn)而通過邏輯控制器復(fù)位DSP，PPC ;另一個(gè)定時(shí)器用來產(chǎn)生周期為IS的方波輸出與定時(shí)器電路I連接。
其中FPGA單元2接收來自DSP單元5和PPC單元6的喂狗信號(hào)，F(xiàn)PGA單元2輸出2個(gè)復(fù)位信號(hào)，分別連接第一邏輯控制器和第二邏輯控制器，F(xiàn)PGA單元2輸出喂狗信號(hào)與定時(shí)器電路I相連，這樣使DSP和PPC的復(fù)位信號(hào)獨(dú)立，整個(gè)系統(tǒng)的復(fù)位將可以通過FPGA進(jìn)行管理，DSP處理器和PPC處理器也可以各自復(fù)位自己系統(tǒng)，而不會(huì)影響到系統(tǒng)其它模塊。
參見圖2，在本實(shí)用新型中，所述定時(shí)器電路I采用的芯片UD5為MAX823，包括5個(gè)引腳，第I引腳為復(fù)位輸出引腳，其中第4引腳為“喂狗”引腳；芯片UD6為74LVC1G32，包括5個(gè)引腳，第1，2引腳為2個(gè)輸入引腳，第4引腳為輸出引腳；芯片QD2為S9013，包括3個(gè)引腳，第I引腳為基極，第2引腳為發(fā)射級(jí)，第3引腳為集電極;芯片UD7和UP23為74LVC1G08，包括5個(gè)引腳，第1，2引腳為與門輸入引腳，第4引腳為輸出引腳；芯片UF22-1為EP4CE55包括484個(gè)引腳；芯片UD5的第I引腳與UD6的第2引腳相連，芯片UD5的第4引腳通過電阻RD82與QD2的第3引腳相連，芯片QD2的第I引腳通過電阻RD36與UF22-1的H7引腳相連，芯片UD6的第4引腳分別于UD7，UP23的第I引腳和UF22-1的第E4引腳相連；
所述的FPGA單元2采用芯片UF22-1為EP4CE55，包括484個(gè)引腳；芯片UD25C為ADSP-BF548，包括400個(gè)引腳，芯片UP24-2為MPC8313E，包括516個(gè)引腳；芯片UF22-1的第E4引腳與UD6的第4引腳相連，UF22-1的第Cl引腳與UD25C的第Y14引腳相連，UF22-1的第D2引腳與UD7的第2引腳相連，UF22-1的第H7引腳通過電阻RD36與QD2的第I引腳相連，UF22-1的第H6引腳與UP24-2的第AC24引腳相連，UF22-1的第J6引腳與UP23的第2引腳相連；
所述的第一邏輯控制器3采用芯片UD7為74LVC1G08，包括5個(gè)引腳，芯片UD7的第I引腳與UD6的第4引腳相連，第2引腳與UF22-1的第D2引腳相連，第4引腳與UD25C的第C12引腳相連，第3引腳與GND相連，第5引腳與+3.3V相連；
所述的第二邏輯控制器4采用芯片UP23為74LVC1G08，包括5個(gè)引腳，芯片UP23的第I引腳與UD6的第4引腳相連，第2引腳與UF22-1的第J6引腳相連，第4引腳與UP24-2的第F3引腳相連，第3引腳與GND相連，第5引腳與+3.3V相連；
所述的DSP單元5采用芯片UD25C為ADSP-BF548，包括400個(gè)引腳，芯片UD25C的第Y14引腳與UF22-1的第Cl相連，UD25C的第C12引腳與UD7的第4引腳相連；
所述的PPC單元6采用芯片UP24-2為MPC8313E，包括516個(gè)引腳，芯片UP24-2的第AC24引腳與UF22-1的第H6引腳相連，UP24-2的第F3引腳與UP23的第4引腳相連；
本實(shí)用新型的工作原理:整個(gè)系統(tǒng)上電初期由定時(shí)器電路輸出統(tǒng)一的復(fù)位信號(hào)，使FPGA，DSP, PPC單元統(tǒng)一同步復(fù)位，復(fù)位結(jié)束后，3個(gè)處理器獨(dú)立運(yùn)行各自的程序，并周期性的產(chǎn)生各自的DSP喂狗信號(hào)、PPC喂狗信號(hào)，F(xiàn)PGA喂狗信號(hào)，使定時(shí)器電路不產(chǎn)生復(fù)位信號(hào)，F(xiàn)PGA單元內(nèi)的定時(shí)器不產(chǎn)生FPGA復(fù)位DSP信號(hào)和FPGA復(fù)位PPC信號(hào)，整個(gè)系統(tǒng)正常運(yùn)行；當(dāng)某一個(gè)時(shí)刻DSP單元發(fā)現(xiàn)自己的程序故障，或者程序校驗(yàn)錯(cuò)誤，或者其他致命錯(cuò)誤，DSP單元就關(guān)閉DSP喂狗信號(hào)，則管理電路將只產(chǎn)生FPGA復(fù)位DSP信號(hào)，使DSP系統(tǒng)單獨(dú)復(fù)位，進(jìn)而不影響PPC單元和FPGA單元的正常工作，同理PPC單元也是這樣工作原理，另一種情況是當(dāng)上位機(jī)通過指令讓某一個(gè)單元單獨(dú)復(fù)位或者整體復(fù)位，管理電路將會(huì)關(guān)閉相應(yīng)的復(fù)位信號(hào)使相應(yīng)的單元電路單獨(dú)復(fù)位，或者關(guān)閉FPGA喂狗信號(hào)，使得整個(gè)系統(tǒng)統(tǒng)一復(fù)位。
權(quán)利要求
1.一種多處理器間的復(fù)位管理電路，其特征在于:包括定時(shí)器電路(1)、FPGA單元(2)、第一邏輯控制器(3)、第二邏輯控制器(4)、DSP單元(5)、PPC單元(6)，定時(shí)器電路(I)的輸出端一路與第一邏輯控制器(3 )連接，另一路與第二邏輯控制器(4 )連接，F(xiàn)PGA單元(2 )的輸出端一路與定時(shí)器電路(I)的輸入端連接，另外兩路分別與第一邏輯控制器(3)、第二邏輯控制器(4)連接，第一邏輯控制器(3)的輸出端經(jīng)DSP單元(5)與FPGA單元(2)的輸入端連接，第二邏輯控制器(4)的輸出端經(jīng)PPC單元(6)與FPGA單元(2)的輸入端連接。
2.根據(jù)權(quán)利要求
1所述的一種多處理器間的復(fù)位管理電路，其特征在于:所述的定時(shí)器電路(I)采用的芯片UD5為MAX823、芯片UD6為74LVC1G32、芯片QD2為S9013、芯片UD7和 UP23 為 74LVC1G08、芯片 UF22-1 為 EP4CE55。
3.根據(jù)權(quán)利要求
1或2所述的一種多處理器間的復(fù)位管理電路，其特征在于:所述的FPGA 單元(2)采用的芯片 UF22-1 為 EP4CE55、芯片 UD25C 為 ADSP-BF548、芯片 UP24-2 為MPC8313E。
4.根據(jù)權(quán)利要求
3所述的一種多處理器間的復(fù)位管理電路，其特征在于:所述的第一邏輯控制器(3)采用的芯片UD7為74LVC1G08。
5.根據(jù)權(quán)利要求
4所述的一種多處理器間的復(fù)位管理電路，其特征在于:所述的第二邏輯控制器(4)采用的芯片UP23為74LVC1G08。
6.根據(jù)權(quán)利要求
5所述的一種多處理器間的復(fù)位管理電路，其特征在于:所述的DSP單元(5)采用的芯片UD25C為ADSP-BF548。
7.根據(jù)權(quán)利要求
6所述的一種多處理器間的復(fù)位管理電路，其特征在于:所述的PPC單元(6)采用的芯片UP24-2為MPC8313E。
專利摘要
本實(shí)用新型涉及一種多處理器間的復(fù)位管理電路。本實(shí)用新型包括定時(shí)器電路、FPGA單元、第一邏輯控制器、第二邏輯控制器、DSP單元、PPC單元，定時(shí)器電路的輸出端一路與第一邏輯控制器連接，另一路與第二邏輯控制器連接，F(xiàn)PGA單元的輸出端一路與定時(shí)器電路的輸入端連接，另外兩路分別與第一邏輯控制器、第二邏輯控制器連接，第一邏輯控制器的輸出端經(jīng)DSP單元與FPGA單元的輸入端連接，第二邏輯控制器的輸出端經(jīng)PPC單元與FPGA單元的輸入端連接。本實(shí)用新型的多處理器間的復(fù)位不在是簡(jiǎn)單的統(tǒng)一復(fù)位；單一處理器可以根據(jù)程序判斷，或根據(jù)上位機(jī)指令進(jìn)行單獨(dú)的復(fù)位；提高了整個(gè)系統(tǒng)的穩(wěn)定性。
文檔編號(hào)G06F1/24GKCN203070202SQ201220607838
公開日2013年7月17日 申請(qǐng)日期2012年11月17日
發(fā)明者喬昕, 張恒泰, 王根元, 汪俊峰 申請(qǐng)人:西安西瑞保護(hù)控制設(shè)備有限責(zé)任公司導(dǎo)出引文BiBTeX, EndNote, RefMan