1.一種fpga原型驗證的dram降速器，其特征在于，包括依次連接的dfi接口模塊、第一數(shù)據(jù)緩存模塊、第一axi總線轉(zhuǎn)換模塊、axi總線交換機、fpgadram內(nèi)存控制器和fpga?dramphy；
2.根據(jù)權(quán)利要求1所述的降速器，其特征在于，所述第一數(shù)據(jù)緩存模塊包括先進先出存儲器fifo?0、先進先出存儲器fifo?1、先進先出存儲器fifo?2和先進先出存儲器fifo?3；
3.根據(jù)權(quán)利要求1所述的降速器，其特征在于，所述dfi接口模塊為ddr類型接口、ddr2類型接口、ddr3類型接口、ddr4類型接口、ddr5類型接口、lpddr3類型接口、lpddr4類型接口、lpddr5類型接口、hbm2類型接口、hbm3類型接口、gddr5類型接口或gddr6類型接口。
4.根據(jù)權(quán)利要求3所述的降速器，其特征在于，所述dram顆粒為ddr3、ddr4、lpddr3或lpddr4。
5.根據(jù)權(quán)利要求1所述的降速器，其特征在于，還包括依次連接的pcie控制模塊、系統(tǒng)總線控制模塊、第二數(shù)據(jù)緩存模塊和第二axi總線轉(zhuǎn)換模塊，所述第二axi總線轉(zhuǎn)換模塊與所述axi總線交換機連接；
6.根據(jù)權(quán)利要求5所述的降速器，其特征在于，所述第二數(shù)據(jù)緩存模塊包括先進先出存儲器fifo?4和先進先出存儲器fifo?5；
7.一種基于權(quán)利要求1-6中任一項所述fpga原型驗證的dram降速器的fpga原型驗證的dram數(shù)據(jù)寫入方法，包括：
8.根據(jù)權(quán)利要求7所述的寫入方法，其特征在于，當(dāng)fpga原型驗證平臺中待驗證芯片設(shè)計的內(nèi)存控制器和外部服務(wù)器同時向所述axi總線交換機傳輸寫地址和寫數(shù)據(jù)時，所述axi總線交換機對所述fpga原型驗證平臺中待驗證芯片設(shè)計的內(nèi)存控制器和所述外部服務(wù)器進行仲裁獲取寫入仲裁結(jié)果，并基于所述寫入仲裁結(jié)果將對應(yīng)的所述寫地址和寫數(shù)據(jù)按序傳輸至所述fpga?dram內(nèi)存控制器中。
9.一種基于權(quán)利要求1-6中任一項所述fpga原型驗證的dram降速器的fpga原型驗證的dram數(shù)據(jù)讀取方法，包括：
10.根據(jù)權(quán)利要求9所述的讀取方法，其特征在于，當(dāng)fpga原型驗證平臺中待驗證芯片設(shè)計的內(nèi)存控制器和外部服務(wù)器同時向所述axi總線交換機傳輸讀地址時，所述axi總線交換機對所述fpga原型驗證平臺中內(nèi)存控制器和所述外部服務(wù)器進行仲裁獲取讀取仲裁結(jié)果，并基于所述讀取仲裁結(jié)果將對應(yīng)的所述讀地址按序傳輸至所述fpga原型驗證平臺中待驗證芯片設(shè)計的內(nèi)存控制器中。