本發(fā)明涉及fpga原型驗證，尤其涉及一種fpga原型驗證的dram降速器、數(shù)據(jù)寫入和讀取方法。

背景技術：

1、在芯片設計行業(yè)，設計完成的芯片流片一次的成本非常高昂，在流片之前必須盡量驗證其代碼功能完備，消除其前端邏輯rtl(register?transfer?level)設計及架構設計中的所有錯誤，并且能夠支持驅動軟件和應用軟件在芯片流片之前進行測試。使用fpga原型驗證平臺是現(xiàn)在芯片驗證最為先進的方法。fpga原型驗證平臺可以以接近實際芯片的工作速度運行整顆芯片的各項功能，相較于軟件仿真工作的速度缺陷，fpga原型驗證更容易發(fā)現(xiàn)rtl設計的缺陷和錯誤的優(yōu)點，成為大型芯片驗證的重要方法。而且fpga原型驗證平臺可以反復擦寫，能夠適應芯片設計驗證的反復迭代。

2、dram是最常用的一種內存，當然也就成為fpga原型驗證的重要組成部分。在原型驗證過程中，使用dram能夠支持在芯片設計的早期就開展芯片啟動、操作系統(tǒng)啟動、驅動程序驗證、應用軟件驗證等工作，提高芯片系統(tǒng)開發(fā)驗證的效率。

3、在使用fpga原型驗證時，通常由synopsys等供應商提供相應dram?phy模型，芯片設計者只需要將memory?controller(內存控制器)通過dfi(ddr?phy接口)連接到dram?phy模型上，即可在fpga原型驗證平臺上運行并驗證整個芯片設計代碼。該種方案不僅需要采用商用的fpga原型驗證設備，還需要采購相應的配套軟件，成本較高。

技術實現(xiàn)思路

1、本發(fā)明所要解決的技術問題是現(xiàn)有采用fpga原型驗證平臺進行芯片設計代碼驗證工作時，需采購fpga原型驗證設備的配套軟件，使得芯片設計代碼驗證成本較高。

2、為了解決上述技術問題，本發(fā)明提供了一種fpga原型驗證的dram降速器，其特征在于，包括依次連接的dfi接口模塊、第一數(shù)據(jù)緩存模塊、第一axi總線轉換模塊、axi總線交換機、fpga?dram內存控制器和fpga?dram?phy；

3、其中，所述dfi接口模塊，用于與fpga原型驗證平臺中待驗證芯片設計的內存控制器之間進行數(shù)據(jù)通信；

4、所述第一數(shù)據(jù)緩存模塊，用于在所述待驗證芯片設計的內存控制器與dram顆粒進行數(shù)據(jù)讀取和寫入過程中進行數(shù)據(jù)緩存；

5、所述第一axi總線轉換模塊，用于實現(xiàn)所述第一數(shù)據(jù)存儲模塊和所述axi總線交換機之間的數(shù)據(jù)轉換；

6、所述axi總線交換機，用于提供axi總線通信互聯(lián)ip，實現(xiàn)待驗證芯片設計的內存控制器與dram顆粒之間的axi總線通信；

7、所述fpga?dram內存控制器，用于控制所述dram顆粒的內存控制器ip，提供axi總線的用戶接口；

8、所述fpga?dram?phy，用于控制所述dram顆粒的物理層ip，實現(xiàn)與所述dram顆粒的數(shù)據(jù)通信。

9、優(yōu)選地，所述第一數(shù)據(jù)緩存模塊包括先進先出存儲器fifo?0、先進先出存儲器fifo?1、先進先出存儲器fifo?2和先進先出存儲器fifo?3；

10、其中，所述先進先出存儲器fifo?0，用于存儲所述待驗證芯片設計的內存控制器寫入dram的地址；

11、所述先進先出存儲器fifo?1，用于存儲所述待驗證芯片設計的內存控制器寫入dram的數(shù)據(jù)；

12、所述先進先出存儲器fifo?2，用于存儲所述待驗證芯片設計的內存控制器讀取dram的地址；

13、所述先進先出存儲器fifo?3，用于存儲所述待驗證芯片設計的內存控制器讀取dram的數(shù)據(jù)。

14、優(yōu)選地，所述dfi接口模塊為ddr類型接口、ddr2類型接口、ddr3類型接口、ddr4類型接口、ddr5類型接口、lpddr3類型接口、lpddr4類型接口、lpddr5類型接口、hbm2類型接口、hbm3類型接口、gddr5類型接口或gddr6類型接口。

15、優(yōu)選地，所述dram顆粒為ddr3、ddr4、lpddr3或lpddr4。

16、優(yōu)選地，所述fpga原型驗證的dram降速器還包括依次連接的pcie控制模塊、系統(tǒng)總線控制模塊、第二數(shù)據(jù)緩存模塊和第二axi總線轉換模塊，所述第二axi總線轉換模塊與所述axi總線交換機連接；

17、其中，所述pcie控制模塊，用于實現(xiàn)外部服務器pcie總線與系統(tǒng)總線之間的數(shù)據(jù)轉換；

18、所述系統(tǒng)總線控制模塊，用于實現(xiàn)與所述系統(tǒng)總線的數(shù)據(jù)通信，對所述系統(tǒng)總線所發(fā)送指令進行解碼并執(zhí)行，完成與所述第二數(shù)據(jù)緩存模塊的數(shù)據(jù)通信；

19、所述第二數(shù)據(jù)緩存模塊，用于在所述外部服務器與dram顆粒進行數(shù)據(jù)讀取和寫入過程中進行數(shù)據(jù)緩存；

20、所述第二axi總線轉換模塊，用于實現(xiàn)所述第二數(shù)據(jù)存儲模塊和所述axi總線交換機之間的數(shù)據(jù)轉換。

21、優(yōu)選地，所述第二數(shù)據(jù)緩存模塊包括先進先出存儲器fifo?4和先進先出存儲器fifo?5；

22、其中，所述先進先出存儲器fifo?4，用于存儲所述系統(tǒng)總線寫入所述dram顆粒的數(shù)據(jù)；

23、所述先進先出存儲器fifo?5，用于存儲所述系統(tǒng)總線讀取所述dram顆粒的數(shù)據(jù)。

24、為了解決上述技術問題，本發(fā)明還提供了一種基于所述fpga原型驗證的dram降速器的fpga原型驗證的dram數(shù)據(jù)寫入方法，包括：

25、fpga原型驗證平臺中待驗證芯片設計的內存控制器將寫地址和寫數(shù)據(jù)生成寫入指令，并將所述寫入指令發(fā)送至所述dfi接口模塊；

26、所述dfi接口模塊對所述寫入指令進行解碼獲取所述寫地址和所述寫數(shù)據(jù)，并將所述寫地址存入所述第一數(shù)據(jù)緩存模塊的先進先出存儲器fifo?0中，將所述寫數(shù)據(jù)存入所述第一數(shù)據(jù)緩存模塊的先進先出存儲器fifo?1中；

27、所述第一axi總線轉換模塊檢測到先進先出存儲器fifo?0和先進先出存儲器fifo1里面同時具有數(shù)據(jù)時，從先進先出存儲器fifo?0中讀取所述寫地址，從先進先出存儲器fifo?1中讀取所述寫數(shù)據(jù)，將所述寫地址和所述寫數(shù)據(jù)傳輸至所述axi總線交換機中；

28、所述axi總線交換機將所述寫地址和寫數(shù)據(jù)轉發(fā)至所述fpga?dram內存控制器；

29、所述fpga?dram內存控制器將所述寫地址和寫數(shù)據(jù)轉發(fā)至所述fpga?dram?phy模塊；

30、所述fpga?dram?phy模塊將所述寫數(shù)據(jù)寫入dram顆粒的所述寫地址中

31、優(yōu)選地，當fpga原型驗證平臺中待驗證芯片設計的內存控制器和外部服務器同時向所述axi總線交換機傳輸寫地址和寫數(shù)據(jù)時，所述axi總線交換機對所述fpga原型驗證平臺中待驗證芯片設計的內存控制器和所述外部服務器進行仲裁獲取寫入仲裁結果，并基于寫入仲裁結果將對應的所述寫地址和寫數(shù)據(jù)按序傳輸至所述fpga?dram內存控制器中。

32、為了解決上述技術問題，本發(fā)明還提供了一種基于所述fpga原型驗證的dram降速器的fpga原型驗證的dram數(shù)據(jù)讀取方法，包括：

33、fpga原型驗證平臺中待驗證芯片設計的內存控制器將讀地址生成讀取指令，并將所述讀取指令發(fā)送至所述dfi接口模塊；

34、所述dfi接口模塊對所述讀取指令進行解碼獲取所述讀地址，并將所述讀地址存入所述第一數(shù)據(jù)緩存模塊的先進先出存儲器fifo?2中；

35、所述第一axi總線轉換模塊檢測到先進先出存儲器fifo?2有數(shù)據(jù)時，從先進先出存儲器fifo?2中讀取所述讀地址，并向所述axi總線交換機發(fā)送讀取所述讀地址中數(shù)據(jù)指令；

36、所述axi總線交換機將讀取所述讀地址中數(shù)據(jù)指令轉發(fā)至所述fpga?dram內存控制器；

37、所述fpga?dram內存控制器將讀取所述讀地址中數(shù)據(jù)指令轉發(fā)至所述fpga?dramphy模塊；

38、所述fpga?dram?phy模塊基于讀取所述讀地址中數(shù)據(jù)指令，從dram顆粒的所述讀地址中讀取數(shù)據(jù)以獲取讀數(shù)據(jù)，并將所述讀數(shù)據(jù)傳輸至所述fpga?dram內存控制器；

39、所述fpga?dram內存控制器將所述讀數(shù)據(jù)傳輸至所述axi總線交換機，所述axi總線交換機轉發(fā)至所述第一axi總線轉換模塊，所述第一axi總線轉換模塊將所述讀數(shù)據(jù)寫入所述第一數(shù)據(jù)緩存模塊的先進先出存儲器fifo?3中；

40、所述dfi接口模塊從所述先進先出存儲器fifo?3中讀取所述讀數(shù)據(jù)，并將所述讀數(shù)據(jù)傳輸給所述fpga原型驗證平臺中待驗證芯片設計的內存控制器。

41、優(yōu)選地，當fpga原型驗證平臺中待驗證芯片設計的內存控制器和外部服務器同時向所述axi總線交換機傳輸讀地址時，所述axi總線交換機對所述fpga原型驗證平臺中待驗證芯片設計的內存控制器和所述外部服務器進行仲裁獲取讀取仲裁結果，并基于讀取仲裁結果將對應的所述讀地址按序傳輸至所述fpga?dram內存控制器中。

42、與現(xiàn)有技術相比，上述方案中的一個或多個實施例可以具有如下優(yōu)點或有益效果：

43、應用本發(fā)明實施例提供的fpga原型驗證的dram降速器，通過所設置的模塊結構，使得在進行fpga原型驗證時可直接在dfi接口處進行協(xié)議轉換，無需接入商家提供的dramphy的模型；即不管fpga原型驗證平臺中使用何種類型的dram，都只需要移除芯片設計里面的phy，直接將dfi接口接入到本發(fā)明產生的ip即可；同時也表示使用一種dram顆粒實體，就能夠支持多種dram芯片的fpga原型驗證。本發(fā)明為fpga原型驗證平臺和dram芯片之間提供了緩沖降速功能，使得低速率的fpga原型驗證與高速率的dram芯片相匹配；同時還提供了系統(tǒng)總線通道，系統(tǒng)總線通道在fpga原型驗證時作為后門使用，方便在fpga原型驗證時進行調試。

44、本發(fā)明的其它特征和優(yōu)點將在隨后的說明書中闡述，并且部分地從說明書中變得顯而易見，或者通過實施本發(fā)明而了解。本發(fā)明的目的和其他優(yōu)點可通過在說明書、權利要求書以及附圖中所特別指出的結構來實現(xiàn)和獲得。