本發(fā)明涉及集成電路和rfid領域，具體涉及異步與同步相結合的rfid數字芯片電路結構。

背景技術：

異步電路起源于20世紀60年代，但由于其時序復雜、缺乏成熟的eda工具支持，發(fā)展一直非常緩慢。同步電路由于設計相對簡單，且其具有成熟的eda工具支持，而逐漸成為集成電路主流的設計方法。但是隨著集成電路制造工藝的飛速發(fā)展，其特征尺寸不斷降低，高速的同步設計遇到了越來越多的問題，如時鐘偏移、時序收斂、功耗、魯棒性和設計復雜度等。而由于異步電路使用請求-應答信號進行握手而剔除了具有恒定周期的全局時鐘，能夠有效規(guī)避復雜的時鐘樹設計和時鐘偏移問題，且其兼具功耗低、性能高、魯棒性高、可移植性好、模塊化程度高和電磁兼容性強等諸多優(yōu)點，從而使異步集成電路的設計成為近年來研究的熱點。

rfid是一種非接觸的自動識別技術，其基本原理是利用射頻信號和空間耦合的傳輸特性，實現對被識別物體的自動識別。相對于其他的自動識別技術而言，rfid最突出的特點是非接觸式識讀、可識別高速運動物體、抗惡劣環(huán)境、保密性強、高準確性和安全性、可同時識別多個對象等。因此，rfid技術廣泛應用在工業(yè)生產和日常生活的諸多方面。

為了降低功耗，由同步電路實現的rfid數字芯片采用了諸如降頻、門控、行波計數和操作數隔離等一系列措施，但是伴隨這些精細粒度的控制不可避免導致了設計復雜度的增加，并且在一定工藝條件下由這些措施所獲得的最低功耗已趨極致。rfid數字芯片具有明顯的解碼、處理和編碼三個階段，其各階段順序執(zhí)行的特性非常適合基于事件驅動的異步電路實現。

如果rfid數字芯片的設計完全采用異步的方式實現，存在以下問題：因為rfid數字芯片的解碼階段、處理階段和編碼階段分別需要進行計數、計時和分頻，而異步電路采用基于請求-應答的握手機制而剔除了具有恒定周期的全局時鐘，所以其不適于用作計數、計時和分頻。因此，本發(fā)明提出一種異步為主、異步與同步相結合的rfid數字芯片電路結構。

技術實現要素：

為了降低rfid數字芯片的功耗，本發(fā)明提供一種異步與同步相結合的rfid數字芯片電路結構，能夠有效降低芯片功耗，有利于其工程化和量產。

為實現上述目的，本發(fā)明采用如下技術方案：

一種異步與同步相結合的rfid數字芯片電路結構，該rfid數字芯片電路結構包括異步處理模塊(10)、同步外圍解碼模塊(11)、同步外圍計時模塊(12)和同步外圍編碼模塊(13)，所述同步外圍解碼模塊(11)包括異步-同步接口0(110)、跳沿檢測模塊(111)和符號位長度計數模塊(112)，所述同步外圍計數模塊(12)包括異步-同步接口1(120)和計時模塊(121)，所述同步外圍編碼模塊(13)包括異步-同步接口2(130)、分頻模塊(131)和編碼模塊(132)；所述異步處理模塊(10)通過拉通道(14)與同步外圍解碼模塊(11)相連，所述異步處理模塊(10)通過無數據通道(15)與同步外圍計時模塊(12)相連，所述異步處理模塊(10)通過推通道(16)與同步外圍編碼模塊(13)相連。

異步處理模塊(10)主要完成標簽的初始化、命令判決及其長度計算、session管理及其標志位更新、crc檢查、rng生成、fsm跳轉、編碼位生成等。

同步外圍解碼模塊(11)主要完成對解調信號demo_data(113)的跳沿檢測和對符號位長度進行計數：以檢測到demo_data(113)的跳沿作為解碼讀卡器命令的使能信號，并啟動解碼計數器對符號位長度進行計數，使用行波計數器實現解碼計數器可以有效降低其功耗。

同步外圍計時模塊(12)主要完成t1、t2和t4計時：在異步處理模塊(10)發(fā)出的計時請求信號的控制下，進行預設延時的t1、t2和t4計時，使用行波計數器實現t1、t2和t4計時可以有效降低其功耗。

同步外圍編碼模塊(13)主要完成編碼時鐘生成和對編碼位的編碼：在異步處理模塊(10)解碼得到的分頻信號的控制下，由分頻模塊(131)生成所需編碼時鐘，編碼模塊(132)對由異步處理模塊(10)輸出的編碼位進行fm0編碼或者miller編碼，生成調制信號mo_data(133)。

本發(fā)明實現的異步與同步相結合的rfid數字芯片電路具有結構簡單和功耗低的特點。

附圖說明

圖1是本發(fā)明異步與同步相結合的rfid數字芯片電路結構示意圖；

圖2是本發(fā)明異步與同步相結合的rfid數字芯片電路示意圖；

圖3是本發(fā)明異步處理模塊與同步外圍解碼模塊相連接示意圖；

圖4是本發(fā)明異步處理模塊與同步外圍計時模塊相連接示意圖；

圖5是本發(fā)明異步處理模塊與同步外圍編碼模塊相連接示意圖。

其中：10.異步處理模塊；11.同步外圍解碼模塊；12.同步外圍計時模塊；13.同步外圍編碼模塊；14.拉通道；15.無數據通道；16.推通道；110.異步-同步接口0；111.跳沿檢測模塊；112.符號位長度計數模塊；113.demo_data信號；120.異步-同步接口1；121.計時模塊；130.異步-同步接口2；131.分頻模塊；132.編碼模塊；133.mo_data信號；140.計數請求信號；141.計數應答信號；142.計數信號；150.計時請求信號；151.計時應答信號；160.分頻請求信號；161.分頻應答信號；162.分頻信號；163.編碼請求信號；164.編碼應答信號；165.編碼信號。

具體實施方式

下面結合附圖對本發(fā)明的實施例進行詳細闡述。

依據kluweracademicpublishers于2001年出版的“principlesofasynchronouscircuitdesign-asystemsperspective”：將發(fā)起請求信號的模塊稱為發(fā)送器而將返回應答信號的模塊稱為接收器，如果接收器是發(fā)起數據通信的主動方而發(fā)送器是被動方則稱為拉通道(14)，如果發(fā)送器是發(fā)起數據通信的主動方而接收器是被動方則稱為推通道(16)，如果二者之間沒有數據的通信則稱為無數據通道(15)。

如圖1所示，本發(fā)明所提供的一種異步與同步相結合的rfid數字芯片模塊結構，包括異步處理模塊(10)、同步外圍解碼模塊(11)、同步外圍計時模塊(12)、同步外圍編碼模塊(13)。其中，異步處理模塊(10)通過拉通道(14)與同步外圍解碼模塊(11)相連，通過無數據通道(15)與同步外圍計時模塊(12)相連，通過推通道(16)與同步外圍編碼模塊(13)相連。

如圖2所示，本發(fā)明同步外圍解碼模塊(11)包括異步-同步接口0(110)、跳沿檢測模塊(111)和符號位長度計數模塊(112)，所述同步外圍解碼模塊(11)完成對解調信號demo_data(113)的跳沿檢測和對符號位長度進行計數；所述同步外圍計數模塊(12)包括異步-同步接口1(120)和計時模塊(121)，所述同步外圍計時模塊(12)在異步處理模塊(10)發(fā)出的計時請求信號的控制下，進行預設延時的t1、t2和t4計時；所述同步外圍編碼模塊(13)包括異步-同步接口2(130)、分頻模塊(131)和編碼模塊(132)；同步外圍編碼模塊(13)完成編碼時鐘生成和對編碼位的編碼。

異步處理模塊(10)與同步外圍解碼模塊(11)相連接的電路結構，如圖3所示。其中，同步外圍解碼模塊(11)包括異步-同步接口0(110)、跳沿檢測模塊(111)和符號位長度計數模塊(112)。在同步解碼時鐘的控制下，跳沿檢測模塊(111)對模擬前端解調出的demo_data(113)進行同步和跳沿檢測，demo_data(113)的有效跳沿作為符號位長度計數模塊(112)的計數啟動信號，其下一個有效跳沿作為下一次解碼計數的啟動信號并作為本次解碼計數的結束信號，同時將本次的解碼計數值通過異步-同步接口0(110)作為計數信號(142)直接輸出到異步處理模塊(10)，本次解碼計數的結束信號與計數請求信號(140)通過一個2輸入的and門相與后生成計數應答信號(141)，該應答信號(141)由低到高的變化使得其請求信號(140)由高變低，隨著應答信號(141)的由高變低從而完成一次完整的四相握手過程。同步外圍解碼模塊(11)中的符號位長度計數模塊(112)可以采用行波計數器來實現。

異步處理模塊(10)與同步外圍計數模塊(12)相連接的電路結構，如圖4所示。其中，同步外圍計數模塊(12)包括異步-同步接口1(120)和計時模塊(121)。需要進行t1、t2和t4計時，異步處理模塊(10)通過無數據通道(15)發(fā)出請求信號(150)，經過異步-同步接口1(120)的同步后，該同步請求信號作為計時模塊(121)的計時啟動信號，在同步計時時鐘的控制下計時到設定的時間后，計時模塊(121)返回一個計時完成信號，該完成信號與計時請求信號(150)經過一個2輸入的and門相與后生成計時應答信號(151)。同步外圍計數模塊(12)中異步-同步接口1(120)對計時請求信號(150)的同步化可以采用常見的兩級同步寄存電路來實現。

異步處理模塊(10)與同步外圍編碼模塊(13)相連接的電路結構，如圖5所示。其中，同步外圍編碼模塊(13)包括異步-同步接口2(130)、分頻模塊(131)和編碼模塊(132)。在編碼階段，異步處理模塊(10)通過推通道(16)發(fā)出分頻請求信號(160)，經過異步-同步接口2(130)的同步后，該同步請求信號作為分頻模塊(131)的分頻啟動信號，分頻模塊(131)根據異步處理模塊(10)輸出的分頻信號(162)進行奇數或者偶數分頻。然后，異步處理模塊(10)通過推通道(16)發(fā)出編碼請求信號(163)，經過異步-同步接口2(130)的同步后，該同步請求信號作為編碼模塊(132)的編碼啟動信號，編碼模塊(132)在由分頻模塊(131)輸出的分頻時鐘的控制下，對由異步處理模塊(10)輸出的編碼信號(165)進行fm0編碼或者miller編碼，并輸出調制信號mo_data(133)。編碼完成后，由編碼模塊(132)返回的編碼完成信號與請求信號(160，163)通過一個3輸入的and門相與后生成應答信號(161，164)，完成一次完整的四相握手過程。

以上所述本發(fā)明異步與同步相結合的rfid數字芯片電路結構中，采用基于請求-應答握手機制的異步電路實現大部分的功能控制和邏輯運算，而采用基于全局時鐘的同步電路實現解碼階段的跳沿檢測和計數、處理階段的計時、以及編碼階段的分頻和編碼，能夠顯著降低rfid數字芯片的功耗。

以上所述僅為本發(fā)明的實施例，但并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說明書及附圖內容所作的等效結構或等效流程變換，或直接或間接運用在其他相關的技術領域，均同理包括在本發(fā)明的專利保護范圍內。