本發(fā)明涉及集成電路設(shè)計(jì)領(lǐng)域，尤其涉及一種用于GGNMOS的電路級建模方法及模型電路。

背景技術(shù)：

ESD：Electro-Static discharge，靜電放電。

GGNMOS：GATE GROUNDED NMOS管，柵極接地NMOS管。

TLP：Transmission Line Puls，傳輸線脈沖測試，是一種芯片可靠性測試方法，通過測量ESD保護(hù)單元二次擊穿時的電流值，可以估算出保護(hù)ESD單元最大抗ESD能力。

隨著集成電路集成度越來預(yù)高，特征尺寸越來越小，ESD防護(hù)設(shè)計(jì)面臨越來越嚴(yán)峻的挑戰(zhàn)。GGNMOS結(jié)構(gòu)是目前較為普遍的ESD結(jié)構(gòu)，由于GGNMOS是擊穿放電，因此不能直接進(jìn)行電路級的仿真。

根據(jù)GGNMOS典型的TLP測試特性曲線，GGNMOS有四種工作狀態(tài)，分別為一次擊穿前，微分負(fù)阻區(qū)，維持區(qū)，熱擊穿區(qū)域。當(dāng)GGNMOS達(dá)到一次擊穿點(diǎn)之后，便要考慮大電流效應(yīng)，如雪崩倍增效應(yīng)、影響襯底電阻的電導(dǎo)調(diào)制效應(yīng)等。這樣，要建立完整的GGNMOS模型，就必須加入諸多修調(diào)公式，這些公式需要設(shè)計(jì)很多工藝參數(shù)，如摻雜濃度、結(jié)深等。而常用的SPICE仿真不提供這些復(fù)雜的計(jì)算，現(xiàn)有的常用方法是先對GGNMOS進(jìn)行物理級的建模仿真，提取相關(guān)參數(shù)，再進(jìn)行電路級的仿真。采用物理建模提取參數(shù)的方式很多，可以用TCAD、MATLAB、Verilog-A等軟件實(shí)現(xiàn)，但是物理級建模都耗時、效率低，增加設(shè)計(jì)成本。

技術(shù)實(shí)現(xiàn)要素：

為了解決上述技術(shù)問題，本發(fā)明的目的是提供一種設(shè)計(jì)成本低的用于GGNMOS的電路級建模方法。

為了解決上述技術(shù)問題，本發(fā)明的目的是提供一種設(shè)計(jì)成本低、結(jié)構(gòu)簡單的用于GGNMOS的模型電路。

本發(fā)明所采用的技術(shù)方案是：一種用于GGNMOS的模型電路，包括三極管、第一電阻、第二電阻和二極管，所述第一電阻的一端與電源地連接、另一端連接二極管的正極，所述二極管的負(fù)極連接電源，所述三極管的基極與二極管和第一電阻之間的連接節(jié)點(diǎn)連接，所述三極管的發(fā)射極接電源地、集電極通過第二電阻與電源連接。

一種用于GGNMOS的電路級建模方法，所述方法應(yīng)用于上述的一種用于GGNMOS的模型電路，所述方法包括步驟：

步驟一：建立GGNMOS等效模型電路，所述GGNMOS等效模型電路包括三極管、第一電阻、第二電阻和二極管，所述第一電阻的一端與電源地連接、另一端連接二極管的正極，所述二極管的負(fù)極連接電源，所述三極管的基極與二極管和第一電阻之間的負(fù)極連接電源，所述三極管發(fā)射極接電源地、集電極通過第二電阻與電源連接；

步驟二：建立人體模型ESD等效電路，所述人體模型ESD等效電路與模型電路并聯(lián)得到總電路；

步驟三：將步驟二得到的總電路，利用電路模擬軟件Spice對總電路進(jìn)行模擬仿真，在人體模型ESD等效電路端增加電流脈沖，獲取GGNMOS等效模型電路輸出電壓變化曲線，得到GGNMOS等效模型電路對ESD的箝位電壓最高值。

進(jìn)一步地，所述人體模型ESD等效電路包括第三電阻、第一電容、第二電容和電感，所述第三電阻并聯(lián)第二電容連接在電源與電感之間，所述電感通過串聯(lián)第一電容與電源地連接。

進(jìn)一步地，所述三極管為GGNMOS寄生NPN三極管。

進(jìn)一步地，所述第一電阻為GGNMOS的漏端至溝道路徑的等效電阻。

進(jìn)一步地，所述二極管為GGNMOS的漏端與襯底之間的寄生二極管。

進(jìn)一步地，所述第二電阻為GGNMOS襯底寄生電阻。

進(jìn)一步地，所述步驟三的具體步驟為：將步驟二得到的總電路，利用電路模擬軟件Spice對總電路進(jìn)行模擬仿真，在人體模型ESD等效電路中第一電容兩端增加至少2000V電流脈沖，獲取GGNMOS等效模型電路輸出電壓變化曲線，得到GGNMOS等效模型電路對ESD的箝位電壓最高值。

本發(fā)明的有益效果是：

一種用于GGNMOS的模型電路，結(jié)構(gòu)簡單，易于實(shí)現(xiàn)，運(yùn)用該模型電路可以在短時間內(nèi)得到GGNMOS對ESD沖擊的箝位能力。

一種用于GGNMOS的電路級建模方法，對GGNMOS進(jìn)行建模，運(yùn)用該模型電路可以在短時間內(nèi)仿真得到GGNMOS對ESD沖擊的箝位能力，結(jié)構(gòu)簡單，易于實(shí)現(xiàn)，與現(xiàn)有的采用提取參數(shù)的方式進(jìn)行物理建模相比，效率更高，設(shè)計(jì)成本低。

附圖說明

下面結(jié)合附圖對本發(fā)明的具體實(shí)施方式作進(jìn)一步說明：

圖1是現(xiàn)有GGNMOS物理模型的連接示意圖；

圖2是本發(fā)明一種用于GGNMOS的模型電路結(jié)構(gòu)示意圖；

圖3是人體模型ESD等效電路具體實(shí)施例結(jié)構(gòu)示意圖；

圖4是SMIC工藝提供的標(biāo)準(zhǔn)IO的GGNMOS示意圖；

圖5是圖4中Q0-Q17各器件端口連接關(guān)系；

圖6是圖1中A區(qū)域放大圖；

圖7是圖4中A區(qū)域Q0-Q5器件的等效電路模型圖；

圖8是圖4中A、B、C三個區(qū)域GGNMOS等效電路模型總和在人體模型ESD下的仿真電路圖；

圖9是圖8電路圖的SPICE仿真結(jié)果曲線圖。

具體實(shí)施方式

需要說明的是，在不沖突的情況下，本申請中的實(shí)施例及實(shí)施例中的特征可以相互組合。

圖1是現(xiàn)有GGNMOS物理模型的連接示意圖，如圖1所示，GGNMOS物理模型電路包括NMOS管、寄生三極管NPN、襯底寄生電阻Rsub，NMOS管的柵極和源極連接電源地、漏極連接電源電壓，寄生三極管NPN基極b連接NMOS管襯底Bu，寄生三極管NPN基極電流從NMOS管襯底Bu的Isub_db分流產(chǎn)生，襯底寄生電阻Rsub連接NMOS管襯底和電源地，襯底寄生電阻Rsub電流從NMOS管襯底Bu的分流Isub產(chǎn)生，寄生NPN發(fā)射極e接電源地、集電極與NMOS管的漏端連接。

圖2是本發(fā)明一種用于GGNMOS的模型電路結(jié)構(gòu)示意圖，如圖2所示，一種用于GGNMOS的模型電路，包括三極管Qnpn、第一電阻Rsab、第二電阻Rsub和二極管Dbc，所述第一電阻Rsab的一端與電源地連接、另一端連接二極管Dbc的正極，所述二極管Dbc的負(fù)極連接電源，所述三極管Qnpn的基極與二極管Dbc和第一電阻Rsab之間的連接節(jié)點(diǎn)連接，所述三極管Qnpn的發(fā)射極接電源地、集電極通過第二電阻Rsub與電源連接。結(jié)合圖1和圖2，GGNMOS管的漏端D、襯底Bu、源端S分別構(gòu)成寄生NPN管的集電極c、基極b和發(fā)射極e，GGNMOS漏端D通常有SAB層阻擋硅化，因此，溝道至漏端D接觸孔的電阻比較大，構(gòu)成集成NPN管的集電極電阻Rsab，NPN管導(dǎo)通后，電子從發(fā)射極e注入集電極c的過程中，由于漏端D硅化被阻擋，電流從漏端D的CT孔到溝道路徑的電阻不可忽略，即第一電阻Rsab為GGNMOS的漏端D至溝道路徑的等效電阻。二極管Dbc為GGNMOS漏端D-襯底Bu寄生二極管，二極管Dbc結(jié)面積為GGNMOS漏區(qū)面積，第二電阻Rsub為GGNMOS襯底寄生電阻，第二電阻Rsub計(jì)算公式為：

R＝ρl/s，(s＝w×d) (1)

公式(1)中，ρ表示襯底電阻率，l、s分別表示電流流經(jīng)的路徑長度和橫截面積，s為電流流經(jīng)的寬度(w)和襯底厚度(d)的乘積。

圖3是人體模型ESD等效電路具體實(shí)施例結(jié)構(gòu)示意圖，如圖3所示，人體模型ESD等效電路，包括第三電阻R、第一電容C1、第二電容C2和電感L，所述第三電阻R并聯(lián)第二電容C2連接在電源與電感L之間，所述電感L通過串聯(lián)第一電容C1與電源地連接。

一種用于GGNMOS的電路級建模方法，所述方法應(yīng)用于上述的一種用于GGNMOS的模型電路，所述方法包括步驟：

步驟一：建立GGNMOS等效模型電路，所述GGNMOS等效模型電路包括三極管、第一電阻、第二電阻和二極管，所述第一電阻的一端與電源地連接、另一端連接二極管的正極，所述二極管的負(fù)極連接電源，所述三極管的基極與二極管和第一電阻之間的負(fù)極連接電源，所述三極管發(fā)射極接電源地、集電極通過第二電阻與電源連接；

步驟二：建立人體模型ESD等效電路，所述人體模型ESD等效電路與模型電路并聯(lián)得到總電路；

步驟三：將步驟二得到的總電路，利用電路模擬軟件Spice對總電路進(jìn)行模擬仿真，在人體模型ESD等效電路端增加電流脈沖，獲取GGNMOS等效模型電路輸出電壓變化曲線，得到GGNMOS等效模型電路對ESD的箝位電壓最高值。

進(jìn)一步地，所述人體模型ESD等效電路包括第三電阻、第一電容、第二電容和電感，所述第三電阻并聯(lián)第二電容連接在電源與電感之間，所述電感通過串聯(lián)第一電容與電源地連接。

進(jìn)一步地，所述三極管為GGNMOS寄生NPN三極管。

進(jìn)一步地，所述第一電阻為GGNMOS的漏端至溝道路徑的等效電阻。

進(jìn)一步地，所述二極管為GGNMOS的漏端與襯底之間的寄生二極管。

進(jìn)一步地，所述第二電阻為GGNMOS襯底寄生電阻。

進(jìn)一步地，所述步驟三的具體步驟為：將步驟二得到的總電路，利用電路模擬軟件Spice對總電路進(jìn)行模擬仿真，在人體模型ESD等效電路中第一電容兩端增加至少2000V電流脈沖，獲取GGNMOS等效模型電路輸出電壓變化曲線，得到GGNMOS等效模型電路對ESD的箝位電壓最高值。

實(shí)施例：以SMIC65nm工藝標(biāo)準(zhǔn)IO為例，說明本發(fā)明如何實(shí)現(xiàn)GGNMOS的等效電路模型。

圖4是SMIC工藝提供的標(biāo)準(zhǔn)IO的GGNMOS示意圖，如圖4所示，外圍環(huán)P+sub-ring表示P型注入襯底環(huán)，分為A、B、C三個區(qū)域，包括18個GGNMOS器件，分別編號Q0-Q17，每個區(qū)域里的GNNMOS均為并聯(lián)關(guān)系。

圖5是圖4中Q0-Q17各器件端口連接關(guān)系，GGNMOS器件Q0-Q17的柵極、源極和襯底均連接電源地，漏極連接電源電位。

圖6是圖1中A區(qū)域放大圖，SAB表示漏區(qū)硅化阻擋層，ESD1表示用于降低漏區(qū)D和襯底接面擊穿電壓的ESD注入層，poly表示GGNMOS的柵端，S表示GGNMOS的源端，D表示GGNMOS的漏端，單根finger(溝道)的W/L＝28μm/0.5μm，因此，A、B、C三個區(qū)域各包含6個finger，總finger值為18，GGNMOS溝道總寬度W為28μm×18＝504μm，結(jié)合圖2和圖6，由上述可知，第一電阻Rsab為漏區(qū)D阻擋硅化后，漏端D至溝道路徑的等效電阻，二極管Dbc為GGNMOS漏端-襯底寄生二極管，二極管Db為N+-Psub，二極管Dbc結(jié)面積設(shè)為GGNMOS漏區(qū)面積，由于相鄰GGNMOS共用漏區(qū)，因此二極管Dbc結(jié)面積取整個漏區(qū)與襯底寄生PN結(jié)面積的一半，如圖6所示，漏端CT孔中心到溝道邊緣的距離L2＝3.48μm，則二極管Dbc結(jié)面積為L2×W＝3.48μm×28μm＝97.44μm²，Q0、Q1的漏端CT孔中心到兩邊襯底孔的距離為L3＝5.755μm，L4＝23.845μm；Q2、Q3的漏端CT孔中心到兩邊襯底孔的距離為L5＝14.8μm，L6＝14.8μm；Q4、Q5的漏端CT孔中心到兩邊襯底孔的距離為L7＝23.845μm，L8＝5.755μm。因此，Q0、Q1襯底電阻為阻值34Ω、141Ω兩個電阻并聯(lián)，Q2、Q3襯底電阻為兩個阻值為88Ω電阻并聯(lián)，Q4、Q5襯底電阻為阻值141Ω、34Ω兩個電阻并聯(lián)。

圖7是圖4中A區(qū)域Q0-Q5器件的等效電路模型圖，圖4中B區(qū)域、C區(qū)域GGNMOS的等效電路圖同A區(qū)域，如圖7所示，Q0至Q5均并聯(lián)連接。

圖8是圖4中A、B、C三個區(qū)域GGNMOS等效電路模型總和在人體模型ESD下的仿真電路圖，其中第一電容C1表示人體模型寄生電容，本實(shí)施例優(yōu)選的，第一電容C1設(shè)置容值為100pF，初始值設(shè)為2000V，即在第一電容C1兩端提供2000V脈沖，表示2000V的靜電壓，寄生電感L＝7.5uH，寄生電阻R＝1.5KΩ，旁路電容C2＝1.5pF。

圖9是圖8電路圖的SPICE仿真結(jié)果曲線圖，從上至下的曲線分別為ESD電流(/ESD_CURRENT)、電源箝位電壓(/VCC)、Q0基極電流(/Q0/B)、發(fā)射極電流(/Q0/E)、集電極電流(/Q0/C)，Q0基極電壓(/Vb0)，Q0襯底電阻電流(/R01/PLUS和R02/PLUS)，R01、R02的位置和阻值標(biāo)示于圖6中，阻值分別為141Ω、34Ω。t＝10ns處為V1標(biāo)尺，t＝1.3us處為V2標(biāo)尺。在V1標(biāo)尺處各電壓電流曲線達(dá)到峰值，V2標(biāo)尺處，由于ESD電流已經(jīng)泄放完畢，各曲線基本已經(jīng)衰減為零或趨于穩(wěn)定值。ESD電流在10ns左右達(dá)到峰值1.3A，此時，VCC箝位電壓也達(dá)到峰值8.54V；Q0基極電流(/Q0/B)、發(fā)射極電流(/Q0/E)、集電極電流(/Q0/C)分別為8.91mA、37.07mA、28.16mA，滿足IE＝IB+IC；Q0發(fā)射結(jié)電壓(/Vb0)為1.12V，一般發(fā)射結(jié)導(dǎo)通電壓是0.7V，遠(yuǎn)大于發(fā)射結(jié)導(dǎo)通電壓0.7V。由于寄生NPN管(Q0)的β值為常數(shù)，為了通過比較大的集電極電流，就需要較大的基極偏置，又由于偏置電壓通過襯底電流流過襯底電阻而獲得，而NMOS管的漏-襯底PN結(jié)只有維持擊穿才能提供足夠的襯底電流以維持NPN的發(fā)射結(jié)正偏(圖9中V1標(biāo)尺處襯底電流為R01、R02電流之和7.94mA+32.95mA＝40.89mA)。因此有如下關(guān)系：

公式(2)中，V_BR表示漏-襯底結(jié)雪崩擊穿電壓、V_BE表示寄生NPN發(fā)射結(jié)偏置電壓。SMIC65nm工藝V_BR約為7V，對應(yīng)圖9中，V1標(biāo)尺處的V_BE＝Vb0＝1.12V，VCC為8.54V，滿足公式(2)。就實(shí)際情況而言，在ESD電流達(dá)到峰值之前，GGNMOS已經(jīng)觸發(fā)，即GGNMOS的漏-襯底已發(fā)生雪崩擊穿。雪崩擊穿之后，由于雪崩倍增效應(yīng)，寄生NPN管的β值增大，又因?yàn)檠┍乐缶筒恍枰敲锤叩膿舸╇妷簛砭S持襯底電流，所以實(shí)際中的箝位電壓通過TLP曲線的微分負(fù)阻區(qū)后進(jìn)入維持區(qū)，這個電壓比仿真出來的8.54V峰值要小的多。

圖9的仿真結(jié)果基于SMIC65nm工藝，受GGNMOS保護(hù)的器件擊穿電壓為9.4V，仿真出的箝位電壓最高為8.54V，小于擊穿電壓?？梢?，該面積GGNMOS能承受可承受2KV的人體ESD電壓。

一種用于GGNMOS的模型電路，結(jié)構(gòu)簡單，易于實(shí)現(xiàn)，運(yùn)用該模型電路可以在短時間內(nèi)得到GGNMOS對ESD沖擊的箝位能力。

一種用于GGNMOS的電路級建模方法，對GGNMOS進(jìn)行建模，運(yùn)用該模型電路可以在短時間內(nèi)仿真得到GGNMOS對ESD沖擊的箝位能力，結(jié)構(gòu)簡單，易于實(shí)現(xiàn)，與現(xiàn)有的采用提取參數(shù)的方式進(jìn)行物理建模相比，效率更高，設(shè)計(jì)成本低。

以上是對本發(fā)明的較佳實(shí)施進(jìn)行了具體說明，但本發(fā)明創(chuàng)造并不限于所述實(shí)施例，熟悉本領(lǐng)域的技術(shù)人員在不違背本發(fā)明精神的前提下還可作出種種的等同變形或替換，這些等同的變形或替換均包含在本申請權(quán)利要求所限定的范圍內(nèi)。