本實用新型屬于集成電路設計技術領域， 涉及一種適用于低電源電壓域的上電復位電路。

背景技術：

現今，上電復位電路被廣泛應用于集成電路芯片電源電壓上電或下電時，在上電過程中，電源電壓在還未達到使芯片能正常工作的最低電壓值，或者電源電壓在上電的初始階段有波動，未進入穩(wěn)定狀態(tài)，此時如果芯片內部進入工作狀態(tài)，有可能發(fā)生錯誤。因此，需要上電復位電路對鎖存器、寄存器、觸發(fā)器等具有記憶性功能的模塊進行初始狀態(tài)的設定，從而確保電源電壓達到一定電壓值并且穩(wěn)定之后再讓芯片開始工作。

由于上電復位電路的可靠性關系到系統(tǒng)能否正常工作，故在系統(tǒng)中設計一款高可靠性的上電復位電路是非常有必要的。同時，由于集成電路技術與互補金屬-氧化物半導體（CMOS）工藝水平的不斷提高，系統(tǒng)地發(fā)展朝著低壓低功耗低成本的方向發(fā)展。這就不可避免的要求設計一款低電源電壓高可靠性低成本的上電復位電路。

上電復位電路給芯片內部提供復位信號，其主要功能包括：在上電過程中，當電源電壓低于上電復位的檢測點電壓時，上電復位電路輸出復位信號，使芯片保持在復位狀態(tài)；隨著電源電壓的不斷升高，當電源電壓超過檢測點電壓之后，上電復位電路經過一定的延時時間，將輸出信號反向，釋放復位信號，使芯片其他電路進入正常工作狀態(tài)。同時，很多芯片應用中還要求在電源電壓下電過程中上電復位電路給出下電復位信號。

如圖1所示，為現有的上電復位電路圖，該上電復位電路包括電源電壓檢測電路、施密特觸發(fā)器和延時整形電路。其中，電源電壓檢測電路由電阻R0、電容C0和NMOS管MN0組成，電阻R0起到限流分壓作用，電容C0濾除電源電壓VDD的高頻毛刺干擾，對快速上電情況起作用。電源電壓VDD從0開始上升，NMOS管MN0工作在亞閾值區(qū)，NMOS晶體管MN0的漏端電壓VB0點電壓線性升高，施密特觸發(fā)器輸出信號N0點電壓不斷降低，當N0低到使得后級反相器翻轉，輸出端信號POR_VTH0輸出可靠的低電平，上電復位電路處于可靠的復位狀態(tài)；之后，VDD繼續(xù)升高，當VDD大于MN0管的閾值電壓Vthn時，NMOS管MN0進入飽和區(qū)，NMOS晶體管MN0的漏端電壓VB0趨于恒定，施密特觸發(fā)器輸出信號N0點電壓保持低電平，輸出POR_VHT0保持低電平。之后VDD繼續(xù)上升，當電源電壓VDD與NMOS晶體管MN0的漏端電壓VB0的差超過施密特觸發(fā)器的閾值電壓（實際上是一個PMOS的閾值電壓的絕對值）Vthp時，施密特觸發(fā)器輸出信號N0點電壓翻轉為高電平，經過一定的延時之后輸出端POR_VTH0變?yōu)楦唠娖?，至此，上電復位電路輸出復位信號被釋放，完成了系統(tǒng)復位功能。

從前面的描述可以看出，圖1中上電復位電路的復位電壓檢測點VDD_th0為MN0管的閾值電壓與施密特觸發(fā)器的閾值電壓Vthp與它們的過驅動電壓Vov之和，即電源電壓升高到VDD_th0時，上電復位電路的輸出端POR_VTH0變?yōu)楦唠娖健；诖?，上電復位電路的電源電壓得到如下的關系式：

VDD_th0=Vthp+Vthn+2*Vov （1）

綜上所述，現有的上電復位電路存在三個主要問題：第一，上電復位電路的工作電源電壓要大于NMOS與PMOS的開啟電壓之和，MOS管，包括NMOS和PMOS管，才能工作在飽和狀態(tài)；第二，如果芯片工作在低電源電壓，那么VDD_th0與電源電壓VDD相差較小，上電復位電路對電源電壓的抗干擾能力減弱；第三，復位電壓檢測點VDD_th0的表達中包含PMOS和NMOS的閾值電壓Vthp和Vthn，這對工藝和溫度的相關性都較大；第四，現如今，很多芯片要求工作在低電源電壓下，例如1.2V，那么上電復位電路的電壓檢測點設在例如850mv左右比較好，有較好的抗電源電壓干擾能力。但是，目前，NMOS和PMOS管的閾值電壓一般在600mv左右。如果仍然用圖1所示的上電復位電路，那么NMOS管MN0只能工作在亞閾值區(qū)，亞閾值區(qū)NMOS管提供電流能力很弱，所以必須通過增大NMOS管MN0尺寸來提高電流，導致電路面積比較大；而在亞閾值區(qū)工作時，NMOS管MN0的特性與工藝溫度的相關性更大，導致輸出的復位信號POR_VTH0可靠性降低。

技術實現要素：

針對現有技術存在的問題，本實用新型的目的是提出一種適用于低電源電壓域的上電復位電路，在低電源電壓域實現了NMOS管工作在飽和區(qū)，而不是亞閾值區(qū)，而且，在低電源電壓域，NMOS管工作在飽和區(qū)的特性要比在亞閾值區(qū)穩(wěn)定。

為了達到上述技術目的，本實用新型所采用的技術方案是：

一種適用于低電源電壓域的上電復位電路，包括電源電壓檢測電路、施密特觸發(fā)器和延時整形電路，其中，電源電壓檢測電路由電阻、電容和NMOS晶體管構成，其特征在于，電阻一端接電源電壓VDD，電阻另一端接NMOS晶體管的漏端， NMOS晶體管的柵端接電源電壓VDD，NMOS晶體管的漏端接施密特觸發(fā)器，NMOS晶體管的源端接地，電容一端接NMOS晶體管的漏端，電容另一端接地，施密特觸發(fā)器的輸入端接NMOS晶體管的漏端，其輸出端接延時整形電路的輸入，延時整形電路輸出上電復位信號。

本實用新型由于上電復位電路采用了NMOS晶體管的柵端接電源電壓VDD，其漏端接施密特觸發(fā)器，其源端接地的方案，所獲得的有益效果是，第一，低電源電壓域實現了的NMOS管工作在飽和區(qū)；第二，復位電壓檢測點與電源電壓VDD相差較大，對電源電壓上毛刺的干擾有較好的抵抗能力；第三，復位電壓檢測點的表達中去掉了NMOS管的閾值電壓，這對工藝和溫度的相關性減小一半；第四，NMOS管工作在飽和區(qū)，較之亞閾值區(qū)可以提供更大的電流，所以NMOS管的尺寸會降低很多，節(jié)省了器件面積，降低了器件成本，而且，飽和區(qū)工作時NMOS管的特性較之亞閾值區(qū)更加穩(wěn)定，能夠保證輸出的復位電壓檢測點隨工藝溫度的離散性較小。綜上所述，本實用新型提供的上電復位電路輸出更加可靠的上電復位信號。

下面結合附圖和具體實施方式對本實用新型做進一步說明。

附圖說明

圖1 是現有的上電復位電路圖。

圖2 是本實用新型具體實施的上電復位電路圖。

具體實施方式

如圖2所示，為本實用新型具體實施的上電復位電路圖。該上電復位電路適用于低電源電壓域，具體包括電源電壓檢測電路、施密特觸發(fā)器和延時整形電路，其中，電阻R1、電容C1和NMOS晶體管MN1構成電源電壓檢測電路。

具體的，電阻R1一端接電源電壓VDD，其另一端接NMOS晶體管MN1的漏端， NMOS晶體管MN1的柵端接電源電壓VDD，漏端接施密特觸發(fā)器，其源端接地，這樣，該上電復位電路實現NMOS晶體管MN1工作在飽和區(qū)，而且NMOS晶體管MN1的漏端輸出電壓VB1較低，只有一個過驅動電壓Vov；電容C1一端接NMOS晶體管MN1的漏端，電容C1另一端接地，對電源電壓VDD快速上電情況有幫助；施密特觸發(fā)器的輸入端接NMOS晶體管MN1的漏端，施密特觸發(fā)器的輸出端接延時整形電路的輸入，延時整形電路輸出上電復位信號。

上電復位電路工作時，電源電壓VDD從0開始上升，NMOS晶體管MN1工作在亞閾值區(qū)，NMOS晶體管MN1的漏端電壓VB1線性升高，施密特觸發(fā)器輸出信號N1點電壓不斷降低，當N1點電壓降低到使得后級反相器翻轉，輸出端信號POR_VTH1處于可靠的低電平時，上電復位電路處于可靠的復位狀態(tài)，之后，當電源電壓VDD繼續(xù)升高，當電源電壓VDD大于NMOS晶體管MN1管的閾值電壓Vthn時，NMOS晶體管MN1進入飽和區(qū)，NMOS晶體管MN1的漏端電壓VB1趨于恒定，施密特觸發(fā)器輸出信號N1點電壓保持低電平，輸出信號POR_VHT1保持低電平。之后，當電源電壓VDD繼續(xù)上升，相當于NMOS晶體管MN1柵極電壓繼續(xù)升高，NMOS晶體管MN1產生的電流繼續(xù)增大，電阻R1上消耗的電壓增加，NMOS晶體管MN1的漏端電壓VB1點電壓開始下降，NMOS晶體管MN1由飽和區(qū)向線性區(qū)趨近。當電源電壓VDD與NMOS晶體管MN1的漏端電壓VB1的差超過施密特觸發(fā)器的閾值電壓（實際上是一個PMOS的閾值電壓的絕對值）Vthp時，施密特觸發(fā)器輸出信號N1點電壓變翻轉為高電平，經過一定的延時之后輸出端POR_VTH1變?yōu)楦唠娖?，至此，上電復位電路輸出復位信號被釋放，完成了系統(tǒng)復位功能。

從以上描述能夠得出，圖2中上電復位電路的復位電壓檢測點VDD_th1為NMOS晶體管MN1的漏端電壓VB1與施密特觸發(fā)器的閾值電壓Vthp與其過驅動電壓Vov之和，即電源電壓VDD升高到VDD_th1時，上電復位電路的輸出端POR_VTH1變?yōu)楦唠娖?。由此，得到如下的關系式：

VDD_th1=Vthp+Vov+VB1 （2）。

圖2中，上電復位電路使得NMOS晶體管MN1處于飽和區(qū)和線性區(qū)臨界時達到復位電壓檢測點，此時，NMOS晶體管MN1的漏端輸出電壓VB1較低，只有一個過驅動電壓Vov，即NMOS晶體管MN1柵端與漏端電壓滿足如下關系式：

VB1=VDD_th1-Vthn =Vov (3)

由關系式（2）和（3）可以得出：

VDD_th1=Vthp+2*Vov (4)

比較關系式（1）與（4），不難發(fā)現，復位電壓檢測點VDD_th1比關系式（1）中列出的復位電壓檢測點VDD_th0少一個NMOS閾值電壓Vthn，這會使得復位電壓檢測點VDD_th1隨工藝和溫度的偏差小了一半。

本實用新型的上電復位電路實現方式并不限于上文討論的實施方式?；诒緦嵱眯滦蛦⑹镜娘@而易見的變換或替代也應當被認為落入本實用新型的保護范圍。以上的具體實施方式用來揭示本實用新型的最佳實施方法，以使得本領域的普通技術人員能夠應用本實用新型的多種實施方式以及多種替代方式來達到本實用新型的目的。