本實(shí)用新型實(shí)施例涉及計(jì)算機(jī)技術(shù)領(lǐng)域，尤其涉及一種CPU測(cè)試系統(tǒng)。

背景技術(shù)：

目前，通常采用增強(qiáng)聯(lián)合測(cè)試行為組(Enhanced Joint Test Action Group，簡(jiǎn)稱(chēng)EJTAG)接口對(duì)主板中的中央處理器(Central Processing Unit，簡(jiǎn)稱(chēng)CPU)進(jìn)行測(cè)試。

在實(shí)際應(yīng)用過(guò)程中，隨著用戶需求的不斷提高，在主板中可以設(shè)置多個(gè)CPU。在現(xiàn)有技術(shù)中，當(dāng)需要對(duì)主板中的多個(gè)CPU進(jìn)行測(cè)試時(shí)，先進(jìn)行測(cè)試布線，具體的，為每一個(gè)CPU設(shè)置一個(gè)單獨(dú)的EJTAG接口，并分別將各個(gè)EJTAG接口與測(cè)試設(shè)備(例如電腦)連接，使得測(cè)試布線過(guò)程復(fù)雜；在測(cè)試過(guò)程中，測(cè)試人員需要分別通過(guò)各個(gè)CPU對(duì)應(yīng)的EJTAG接口和測(cè)試設(shè)備對(duì)各個(gè)CPU進(jìn)行測(cè)試。

由上可知，在現(xiàn)有技術(shù)中，測(cè)試布線過(guò)程復(fù)雜，且測(cè)試過(guò)程復(fù)雜，導(dǎo)致對(duì)CPU測(cè)試的效率低下。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型實(shí)施例提供一種CPU測(cè)試系統(tǒng)，用于提高對(duì)CPU的測(cè)試效率。

第一方面，本實(shí)用新型提供一種CPU測(cè)試系統(tǒng)，包括第一中央處理器CPU、第二CPU、增強(qiáng)聯(lián)合測(cè)試行為組EJTAG接口、第一控制開(kāi)關(guān)、第二控制開(kāi)關(guān)，其中，

所述EJTAG接口的測(cè)試信號(hào)輸出端與所述第一CPU的測(cè)試信號(hào)輸入端連接；

所述第一CPU的測(cè)試結(jié)果輸出端通過(guò)所述第一控制開(kāi)關(guān)與所述EJTAG接口的測(cè)試結(jié)果輸入端連接，以使所述第一控制開(kāi)關(guān)閉合時(shí)，所述第一CPU向所述EJTAG接口發(fā)送所述第一CPU的測(cè)試結(jié)果；

所述第一CPU和所述第二CPU通過(guò)總線連接；

所述第二CPU的測(cè)試信號(hào)輸入端通過(guò)所述第二控制開(kāi)關(guān)與所述第一CPU的測(cè)試信號(hào)輸入端連接，以使所述第二控制開(kāi)關(guān)閉合時(shí)，所述第一CPU通過(guò)所述總線向所述第二CPU發(fā)送所述第一CPU接收到的測(cè)試信號(hào)；

所述第二CPU的測(cè)試結(jié)果輸出端通過(guò)第三控制開(kāi)關(guān)與所述EJTAG接口的測(cè)試結(jié)果輸入端連接，以使所述第二控制開(kāi)關(guān)閉合時(shí)，所述第二CPU向所述EJTAG接口發(fā)送所述第二CPU的測(cè)試結(jié)果、及所述第一CPU通過(guò)所述總線向所述第二CPU發(fā)送的第一CPU的測(cè)試結(jié)果。

在一種可能的實(shí)施方式中，所述第一控制開(kāi)關(guān)閉合時(shí)，所述第二控制開(kāi)關(guān)斷開(kāi)；所述第二控制開(kāi)關(guān)閉合時(shí)，所述第一控制開(kāi)關(guān)斷開(kāi)。

在另一種可能的實(shí)施方式中，所述第一CPU的測(cè)試時(shí)鐘輸入端與所述EJTAG接口的測(cè)試時(shí)鐘輸出端連接；

所述第一CPU的測(cè)試復(fù)位端與所述EJTAG接口的測(cè)試復(fù)位端連接；

所述第一CPU的測(cè)試模式選擇端分別與所述EJTAG接口的測(cè)試模式選擇端連接。

在另一種可能的實(shí)施方式中，所述第二CPU的測(cè)試時(shí)鐘輸入端通過(guò)所述第二控制開(kāi)關(guān)與所述第一CPU的測(cè)試時(shí)鐘輸入端連接，用于在所述第二控制開(kāi)關(guān)閉合時(shí)，所述第一CPU通過(guò)所述總線向所述第二CPU發(fā)送所述第一CPU接收到的時(shí)鐘信號(hào)；

所述第二CPU的測(cè)試復(fù)位端通過(guò)所述第二控制開(kāi)關(guān)與所述第一CPU的測(cè)試復(fù)位端連接，用于在所述第二控制開(kāi)關(guān)閉合時(shí)，所述第一CPU通過(guò)所述總線向所述第二CPU發(fā)送所述第一CPU接收到的復(fù)位信號(hào)；

所述第二CPU的測(cè)試模式選擇端通過(guò)所述第二控制開(kāi)關(guān)與所述第一CPU的測(cè)試模式選擇端連接，用于在所述第二控制開(kāi)關(guān)閉合時(shí)，所述第一CPU通過(guò)所述總線向所述第二CPU發(fā)送所述第一CPU接收到的測(cè)試模式。

在另一種可能的實(shí)施方式中，所述第二控制開(kāi)關(guān)包括第一子開(kāi)關(guān)、第二子開(kāi)關(guān)、第三子開(kāi)關(guān)、第四子開(kāi)關(guān)和第五子開(kāi)關(guān)，所述第一子開(kāi)關(guān)、所述第二子開(kāi)關(guān)、所述第三子開(kāi)關(guān)、所述第四子開(kāi)關(guān)和所述第五子開(kāi)關(guān)同時(shí)斷開(kāi)、同時(shí)閉合，其中，

所述第二CPU的測(cè)試信號(hào)輸入端通過(guò)所述第一子開(kāi)關(guān)與所述第一CPU的測(cè)試信號(hào)輸入端連接；

所述第二CPU的測(cè)試結(jié)果輸出端通過(guò)所述第二子開(kāi)關(guān)與所述EJTAG接口的測(cè)試結(jié)果輸入端連接；

所述第二CPU的測(cè)試時(shí)鐘輸入端通過(guò)所述第三子開(kāi)關(guān)與所述第一CPU的測(cè)試時(shí)鐘輸入端連接；

所述第二CPU的測(cè)試復(fù)位端通過(guò)所述第四子開(kāi)關(guān)與所述第一CPU的測(cè)試復(fù)位端連接；

所述第二CPU的測(cè)試模式選擇端通過(guò)所述第五子開(kāi)關(guān)與所述第一CPU的測(cè)試模式選擇端連接。

在另一種可能的實(shí)施方式中，所述EJTAG接口的電源端與所述第一CPU的電壓輸出端連接。

在另一種可能的實(shí)施方式中，所述EJTAG接口還與測(cè)試設(shè)備連接，其中，

所述EJTAG接口用于接收所述測(cè)試設(shè)備發(fā)送的測(cè)試信號(hào)，并向所述測(cè)試設(shè)備發(fā)送所述第一CPU或第二CPU發(fā)送的測(cè)試結(jié)果。

在另一種可能的實(shí)施方式中，所述第一控制開(kāi)關(guān)為12pin6路撥碼開(kāi)關(guān)中的一路開(kāi)關(guān)，所述第二控制開(kāi)關(guān)為所述12pin6路撥碼開(kāi)關(guān)中的五路開(kāi)關(guān)。

本實(shí)用新型提供的CPU測(cè)試系統(tǒng)，通過(guò)第一控制開(kāi)關(guān)和第二控制開(kāi)關(guān)控制EJTAG接口與第一CPU和第二CPU的連接關(guān)系，進(jìn)而實(shí)現(xiàn)通過(guò)一個(gè)EJTAG接口可以同時(shí)第一CPU和第二CPU進(jìn)行測(cè)試，簡(jiǎn)化測(cè)試布線過(guò)程及測(cè)試過(guò)程，進(jìn)而提高對(duì)CPU進(jìn)行測(cè)試的效率；進(jìn)一步的，在主板中減少了EJTAG接口的數(shù)量，進(jìn)而節(jié)省主板中的空間，還降低測(cè)試成本。

附圖說(shuō)明

為了更清楚地說(shuō)明本實(shí)用新型實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作一簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖是本實(shí)用新型的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為本實(shí)用新型提供的CPU測(cè)試系統(tǒng)的應(yīng)用場(chǎng)景示意圖；

圖2為本實(shí)用新型提供的CPU測(cè)試系統(tǒng)的結(jié)構(gòu)示意圖一；

圖3為本實(shí)用新型提供的CPU測(cè)試系統(tǒng)的結(jié)構(gòu)示意圖二。

具體實(shí)施方式

為使本實(shí)用新型實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖，對(duì)本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例?；诒緦?shí)用新型中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。

圖1為本實(shí)用新型提供的CPU測(cè)試系統(tǒng)的應(yīng)用場(chǎng)景示意圖，請(qǐng)參見(jiàn)圖1，包括第一CPU 101、第二CPU 102、控制開(kāi)關(guān)103、EJTAG接口104和測(cè)試設(shè)備105。其中，第一CPU 101和第二CPU 102可以為設(shè)置在同一主板中的CPU，第一CPU 101和第二CPU 102分別與控制開(kāi)關(guān)103連接，控制開(kāi)關(guān)103與EJTAG接口104連接，該控制開(kāi)關(guān)103可以控制第一CPU 101和第二CPU102與EJTAG接口104的連接關(guān)系，以使EJTAG接口104同時(shí)對(duì)第一CPU 101和第二CPU 102中的一個(gè)或多個(gè)進(jìn)行測(cè)試；測(cè)試設(shè)備105可以為電腦等設(shè)備，測(cè)試設(shè)備105可以協(xié)助EJTAG接口104對(duì)CPU進(jìn)行測(cè)試。在本申請(qǐng)中，可以通過(guò)一個(gè)EJTAG接口對(duì)多個(gè)CPU進(jìn)行測(cè)試，不但可以節(jié)省主板中的空間，還可以簡(jiǎn)化測(cè)試布線過(guò)程及測(cè)試過(guò)程，進(jìn)而提高對(duì)CPU進(jìn)行測(cè)試的效率。

下面，通過(guò)具體實(shí)施例對(duì)本申請(qǐng)所示的技術(shù)方案進(jìn)行詳細(xì)說(shuō)明。需要說(shuō)明的是，下面這幾個(gè)具體的實(shí)施例可以相互結(jié)合，對(duì)于相同或相似的概念或過(guò)程可能在某些實(shí)施例中不再贅述。

圖2為本實(shí)用新型提供的CPU測(cè)試系統(tǒng)的結(jié)構(gòu)示意圖一，請(qǐng)參見(jiàn)圖2，該CPU測(cè)試系統(tǒng)可以包括第一中央處理器CPU 201、第二CPU 202、EJTAG接口203、第一控制開(kāi)關(guān)204、第二控制開(kāi)關(guān)205，其中，

EJTAG接口203的測(cè)試信號(hào)輸出端與第一CPU 201的測(cè)試信號(hào)輸入端(CPU1-TDI)連接；

第一CPU 201的測(cè)試結(jié)果輸出端(CPU1-TDO)通過(guò)第一控制開(kāi)關(guān)204與EJTAG接口203的測(cè)試結(jié)果輸入端(EJTAG接口203中的引腳5)連接，以使第一控制開(kāi)關(guān)204閉合時(shí)，第一CPU 201向EJTAG接口203發(fā)送第一CPU 201的測(cè)試結(jié)果；

第一CPU 201和第二CPU 202通過(guò)總線連接；

第二CPU 202的測(cè)試信號(hào)輸入端(CPU2-TDI)通過(guò)第二控制開(kāi)關(guān)205與第一CPU 201的測(cè)試信號(hào)輸入端連接，以使第二控制開(kāi)關(guān)205閉合時(shí)，第一CPU 201通過(guò)總線向第二CPU 202發(fā)送第一CPU 201接收到的測(cè)試信號(hào)；

第二CPU 202的測(cè)試結(jié)果輸出端(CPU2-TDO)通過(guò)第三控制開(kāi)關(guān)與EJTAG接口203的測(cè)試結(jié)果輸入端連接，以使第二控制開(kāi)關(guān)205閉合時(shí)，第二CPU 202向EJTAG接口203發(fā)送第二CPU 202的測(cè)試結(jié)果、及第一CPU201通過(guò)總線向第二CPU 202發(fā)送的第一CPU 201的測(cè)試結(jié)果。

在圖2所示的實(shí)施例中，在第一控制開(kāi)關(guān)204閉合之后，第一CPU 201的測(cè)試結(jié)果輸出端與EJTAG接口203的測(cè)試結(jié)果輸入端連通，以使第一CPU201可以將其測(cè)試結(jié)果發(fā)送至EJTAG接口203。在第二控制開(kāi)關(guān)205閉合之后，第一CPU 201的測(cè)試信號(hào)輸入端與第二CPU 202的測(cè)試信號(hào)輸入端連通，以使第一CPU 201可以將器接收的測(cè)試信號(hào)通過(guò)數(shù)據(jù)總線發(fā)送至第二CPU202，同時(shí)，第二CPU 202的測(cè)試結(jié)果輸出端與EJTAG接口203的測(cè)試結(jié)果輸入端連通，以使第二CPU 202可以將其測(cè)試結(jié)果、及第一CPU 201通過(guò)總線向第二CPU 202發(fā)送的第一CPU 201的測(cè)試結(jié)果發(fā)送至EJTAG接口203?？蛇x的，第一控制開(kāi)關(guān)204可以為撥碼開(kāi)關(guān)，第二控制開(kāi)關(guān)205也可以為撥碼開(kāi)關(guān)。

可選的，為了便于對(duì)信號(hào)進(jìn)行控制，在同一時(shí)刻，第一控制開(kāi)關(guān)204和第二控制開(kāi)關(guān)205中最多有一個(gè)開(kāi)關(guān)處于閉合狀態(tài)，即，第一控制開(kāi)關(guān)204閉合時(shí)，第二控制開(kāi)關(guān)205斷開(kāi)；第二控制開(kāi)關(guān)205閉合時(shí)，第一控制開(kāi)關(guān)204斷開(kāi)。

在第一控制開(kāi)關(guān)204閉合、第二控制開(kāi)關(guān)205斷開(kāi)時(shí)，第一CPU 201的測(cè)試信號(hào)輸入端和第一CPU 201的測(cè)試結(jié)果輸出端均與EJTAG接口203連接，以使EJTAG接口203可以對(duì)第一CPU 201進(jìn)行正常測(cè)試。

在第一控制開(kāi)關(guān)204斷開(kāi)、第二控制開(kāi)關(guān)205閉合時(shí)，第一CPU 201的測(cè)試信號(hào)輸入端與EJTAG接口203連接，第一CPU 201的測(cè)試結(jié)果可以通過(guò)數(shù)據(jù)總線發(fā)送給第二CPU 202，并通過(guò)第二CPU 202的測(cè)試結(jié)果輸出端發(fā)送至EJTAG接口203，因此，EJTAG接口203可以對(duì)第一CPU 201進(jìn)行正常測(cè)試；同時(shí)，第二控制開(kāi)關(guān)205閉合后，第一CPU 201可以將其接收到的測(cè)試信號(hào)(EJTAG接口203向第一CPU 201發(fā)送的)通過(guò)總線發(fā)送至第二CPU 202，第二CPU 202的測(cè)試結(jié)果輸出端可以與EJTAG接口203連接，因此，EJTAG接口203也可以對(duì)第二CPU 202進(jìn)行正常測(cè)試。

下面，對(duì)圖2實(shí)施例所示的CPU測(cè)試系統(tǒng)的工作過(guò)程進(jìn)行詳細(xì)說(shuō)明。

當(dāng)用戶只需要對(duì)第一CPU 201進(jìn)行測(cè)試時(shí)，用戶可以將第一控制開(kāi)關(guān)204閉合、并將第二控制開(kāi)關(guān)205斷開(kāi)；在測(cè)試過(guò)程中，EJTAG接口203將測(cè)試信號(hào)通過(guò)測(cè)試信號(hào)輸出端(引腳3)發(fā)送至第一CPU 201的測(cè)試信號(hào)輸入端(CPU1-TDI)，第一CPU 201根據(jù)接收到的測(cè)試信號(hào)進(jìn)行測(cè)試，并將測(cè)試結(jié)果通過(guò)第一CPU 201的測(cè)試結(jié)果輸出端(CPU1-TDO)輸出，由于第一控制開(kāi)關(guān)204處于閉合狀態(tài)，使得從第一CPU 201的測(cè)試結(jié)果輸出端輸出的測(cè)試結(jié)果可以反饋至EJTAG接口203的測(cè)試結(jié)果輸入端(引腳5)，由EJTAG接口203對(duì)第一CPU 201的測(cè)試結(jié)果進(jìn)行處理。

當(dāng)用戶需要對(duì)第一CPU 201和第二CPU 202進(jìn)行同時(shí)測(cè)試時(shí)，用戶可以將第一控制開(kāi)關(guān)204斷開(kāi)，并將第二控制開(kāi)關(guān)205閉合；在測(cè)試過(guò)程中，EJTAG接口203將測(cè)試信號(hào)通過(guò)測(cè)試信號(hào)輸出端(引腳3)發(fā)送至第一CPU 201的測(cè)試信號(hào)輸入端(CPU1-TDI)，同時(shí)，由于第二控制開(kāi)關(guān)205閉合使得第一CPU 201通過(guò)總線將接收到的測(cè)試信號(hào)發(fā)送至第二CPU 202，第一CPU 201和第二CPU 202分別根據(jù)接收到的測(cè)試進(jìn)行測(cè)試；在第一CPU 201根據(jù)測(cè)試信號(hào)得到測(cè)試結(jié)果之后，第一CPU 201通過(guò)總線向第二CPU 202發(fā)送測(cè)試結(jié)果，第二CPU 202將第一CPU 201的測(cè)試結(jié)果通過(guò)第二CPU 202的測(cè)試結(jié)果輸出端(CPU2-TDO)發(fā)送至EJTAG接口203，同時(shí)，第二CPU 202根據(jù)測(cè)試信號(hào)得到測(cè)試結(jié)果之后，第二CPU 202將第二CPU 202的測(cè)試結(jié)果通過(guò)第二CPU 202的測(cè)試結(jié)果輸出端(CPU2-TDO)發(fā)送至EJTAG接口203。

可選的，在第二CPU 202接收到第一CPU 201的測(cè)試結(jié)果之后，可以對(duì)第一CPU 201的測(cè)試結(jié)果進(jìn)行標(biāo)識(shí)，以使EJTAG接口203可以區(qū)分出第一CPU 201的測(cè)試結(jié)果和第二CPU 202的測(cè)試結(jié)果?？蛇x的，EJTAG接口203還可以與測(cè)試設(shè)備(例如計(jì)算機(jī))相連，并將CPU的測(cè)試結(jié)果發(fā)送至測(cè)試設(shè)備，并由測(cè)試設(shè)備對(duì)測(cè)試結(jié)果進(jìn)行處理。

可選的，第二CPU 202的數(shù)量可以為一個(gè)，也可以為多個(gè)，當(dāng)?shù)诙﨏PU202的數(shù)量為多個(gè)時(shí)，對(duì)第二CPU 202與第一CPU 201的連接關(guān)系進(jìn)行適應(yīng)性修改，以使EJTAG接口203可以單獨(dú)對(duì)第一CPU 201進(jìn)行測(cè)試，或者，對(duì)第一CPU 201和多個(gè)第二CPU 202進(jìn)行同時(shí)測(cè)試，本實(shí)用新型對(duì)多個(gè)第二CPU 202與第一CPU 201的連接關(guān)系不再進(jìn)行贅述。

可選的，在實(shí)際應(yīng)用過(guò)程中，還可以根據(jù)實(shí)際需要對(duì)換第一CPU 201和第二CPU 202的連接關(guān)系，以實(shí)現(xiàn)通過(guò)EJTAG接口203可以單獨(dú)對(duì)第二CPU202進(jìn)行測(cè)試，或者，通過(guò)EJTAG接口203對(duì)第一CPU 201和第二CPU 202進(jìn)行同時(shí)測(cè)試。

本實(shí)用新型提供的CPU測(cè)試系統(tǒng)，通過(guò)第一控制開(kāi)關(guān)204和第二控制開(kāi)關(guān)205控制EJTAG接口203與第一CPU 201和第二CPU 202的連接關(guān)系，進(jìn)而實(shí)現(xiàn)通過(guò)一個(gè)EJTAG接口203可以同時(shí)對(duì)第一CPU 201和第二CPU 202進(jìn)行測(cè)試，簡(jiǎn)化測(cè)試布線過(guò)程及測(cè)試過(guò)程，進(jìn)而提高對(duì)CPU進(jìn)行測(cè)試的效率；進(jìn)一步的，在主板中減少了EJTAG接口的數(shù)量，進(jìn)而節(jié)省主板中的空間，還降低測(cè)試成本。

在圖2所示實(shí)施例的基礎(chǔ)上，為了便于對(duì)第一CPU 201和第二CPU 202進(jìn)行更為精準(zhǔn)的測(cè)試，可以對(duì)第一CPU 201和第二CPU 202的測(cè)試時(shí)鐘輸入端、測(cè)試復(fù)位端、及測(cè)試模式選擇端進(jìn)行適應(yīng)性連接，具體的，請(qǐng)參見(jiàn)圖3所示的實(shí)施例。

圖3為本實(shí)用新型提供的CPU測(cè)試系統(tǒng)的結(jié)構(gòu)示意圖二，在圖2所示實(shí)施例的基礎(chǔ)上，請(qǐng)參見(jiàn)圖3，各部件的連接關(guān)系如下：

第一CPU 201的測(cè)試時(shí)鐘輸入端(CPU1-TCK)與EJTAG接口203的測(cè)試時(shí)鐘輸出端(引腳9)連接，EJTAG接口203可以向第一CPU 201發(fā)送時(shí)鐘信號(hào)，該時(shí)鐘信號(hào)用于進(jìn)行時(shí)鐘同步；

第一CPU 201的測(cè)試復(fù)位端(CPU1-TRST)與EJTAG接口203的測(cè)試復(fù)位端(引腳1)連接，EJTAG接口203可以向第一CPU 201發(fā)送復(fù)位信號(hào)，該復(fù)位信號(hào)可以將CPU的狀態(tài)恢復(fù)至預(yù)設(shè)狀態(tài)，例如，在開(kāi)始對(duì)CPU進(jìn)行測(cè)試時(shí)，可以向CPU發(fā)送復(fù)位信號(hào)；

第一CPU 201的測(cè)試模式選擇端(CPU1-TMS)分別與EJTAG接口203的測(cè)試模式選擇端(引腳7)連接，EJTAG接口203可以向第一CPU 201發(fā)送測(cè)試模式，以使第一CPU 201按照相應(yīng)的測(cè)試模式進(jìn)行測(cè)試；

第二CPU 202的測(cè)試時(shí)鐘輸入端(CPU2-TCK)通過(guò)第二控制開(kāi)關(guān)205與第一CPU 201的測(cè)試時(shí)鐘輸入端連接，用于在第二控制開(kāi)關(guān)205閉合時(shí)，第一CPU 201通過(guò)總線向第二CPU 202發(fā)送第一CPU 201接收到的時(shí)鐘信號(hào)；

第二CPU 202的測(cè)試復(fù)位端(CPU2-TRST)通過(guò)第二控制開(kāi)關(guān)205與第一CPU 201的測(cè)試復(fù)位端連接，用于在第二控制開(kāi)關(guān)205閉合時(shí)，第一CPU201通過(guò)總線向第二CPU 202發(fā)送第一CPU 201接收到的復(fù)位信號(hào)；

第二CPU 202的測(cè)試模式選擇端(CPU2-TMS)通過(guò)第二控制開(kāi)關(guān)205與第一CPU 201的測(cè)試模式選擇端連接，用于在第二控制開(kāi)關(guān)205閉合時(shí)，第一CPU 201通過(guò)總線向第二CPU 202發(fā)送第一CPU 201接收到的測(cè)試模式；

在圖3所示的實(shí)施例中，當(dāng)?shù)诙刂崎_(kāi)關(guān)205閉合之后，第一CPU 201的測(cè)試信號(hào)輸入端與第二CPU 202的測(cè)試信號(hào)輸入端連通，第二CPU 202的測(cè)試結(jié)果輸出端與EJTAG接口203的測(cè)試結(jié)果輸入端連通，第一CPU 201的測(cè)試時(shí)鐘輸入端與第二CPU 202的測(cè)試時(shí)鐘輸入端連通，第一CPU 201的測(cè)試復(fù)位端與第二CPU 202的測(cè)試復(fù)位端連通，第一CPU 201的測(cè)試模式選擇端與第二CPU 202的測(cè)試模式選擇端連通。

當(dāng)?shù)谝豢刂崎_(kāi)關(guān)204閉合、第二控制開(kāi)關(guān)205斷開(kāi)時(shí)，EJTAG接口203通過(guò)引腳9將測(cè)試時(shí)鐘發(fā)送至第一CPU 201的測(cè)試時(shí)鐘輸入端，EJTAG接口203通過(guò)引腳1將測(cè)試復(fù)位信號(hào)發(fā)送至第一CPU 201的測(cè)試復(fù)位端，EJTAG接口203通過(guò)引腳7將測(cè)試模式發(fā)送至第一CPU 201的測(cè)試模式選擇端。

當(dāng)?shù)谝豢刂崎_(kāi)關(guān)204斷開(kāi)、第二控制開(kāi)關(guān)205閉合時(shí)，EJTAG接口203通過(guò)引腳9將測(cè)試時(shí)鐘發(fā)送至第一CPU 201的測(cè)試時(shí)鐘輸入端，第一CPU 201并通過(guò)總線將該測(cè)試時(shí)鐘發(fā)送至第二CPU 202的測(cè)試時(shí)鐘輸入端；EJTAG接口203通過(guò)引腳1將測(cè)試復(fù)位信號(hào)發(fā)送至第一CPU 201的測(cè)試復(fù)位端，第一CPU 201并通過(guò)總線將該復(fù)位信號(hào)發(fā)送至第二CPU 202的測(cè)試復(fù)位端；EJTAG接口203通過(guò)引腳7將測(cè)試模式發(fā)送至第一CPU 201的測(cè)試模式選擇端，第一CPU 201并通過(guò)總線將測(cè)試模式發(fā)送至第二CPU 202的測(cè)試模式選擇端。

可選的，第二控制開(kāi)關(guān)205可以包括第一子開(kāi)關(guān)、第二子開(kāi)關(guān)、第三子開(kāi)關(guān)、第四子開(kāi)關(guān)和第五子開(kāi)關(guān)，第一子開(kāi)關(guān)、第二子開(kāi)關(guān)、第三子開(kāi)關(guān)、第四子開(kāi)關(guān)和第五子開(kāi)關(guān)同時(shí)斷開(kāi)、同時(shí)閉合，其中，

第二CPU 202的測(cè)試信號(hào)輸入端通過(guò)第一子開(kāi)關(guān)與第一CPU 201的測(cè)試信號(hào)輸入端連接；

第二CPU 202的測(cè)試結(jié)果輸出端通過(guò)第二子開(kāi)關(guān)與EJTAG接口203的測(cè)試結(jié)果輸入端連接；

第二CPU 202的測(cè)試時(shí)鐘輸入端通過(guò)第三子開(kāi)關(guān)與第一CPU 201的測(cè)試時(shí)鐘輸入端連接；

第二CPU 202的測(cè)試復(fù)位端通過(guò)第四子開(kāi)關(guān)與第一CPU 201的測(cè)試復(fù)位端連接；

第二CPU 202的測(cè)試模式選擇端通過(guò)第五子開(kāi)關(guān)與第一CPU 201的測(cè)試模式選擇端連接。

可選的，第一控制開(kāi)關(guān)204和第二控制開(kāi)關(guān)205可以通過(guò)一個(gè)12pin6路的撥碼開(kāi)關(guān)實(shí)現(xiàn)，其中，第一控制開(kāi)關(guān)204占用12pin6路的撥碼開(kāi)關(guān)中的一路，第二控制開(kāi)關(guān)205占用12pin6路的撥碼開(kāi)關(guān)中的五路；這樣，可以簡(jiǎn)化第一控制開(kāi)關(guān)204和第二控制開(kāi)關(guān)205的設(shè)計(jì)。

可選的，EJTAG接口203的電源端(14引腳)與第一CPU 201的電壓輸出端連接，以使第一CPU 201向該EJTAG接口203供電，進(jìn)一步的，可以將EJTAG接口203的引腳2、引腳4、引腳6、引腳8、引腳10接地。

最后應(yīng)說(shuō)明的是：以上各實(shí)施例僅用以說(shuō)明本實(shí)用新型的技術(shù)方案，而非對(duì)其限制；盡管參照前述各實(shí)施例對(duì)本實(shí)用新型進(jìn)行了詳細(xì)的說(shuō)明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解：其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分或者全部技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本實(shí)用新型各實(shí)施例技術(shù)方案的范圍。