本實用新型涉及核電站檢驗設備技術領域，具體的涉及一種基于CPCI 6U總線的大容量NAND FLASH 存儲板。

背景技術：

隨著數(shù)據(jù)存儲技術的發(fā)展，對存儲板高速，大容量的需求越來越急迫。目前市場上存在基于NAND Flash 芯片的存儲板，但由于其拓撲結構、傳輸方式及控制芯片等技術制約了單板容量和存儲帶寬。

技術實現(xiàn)要素：

針對上述現(xiàn)有技術存在的問題，本實用新型在現(xiàn)有技術基礎之上作進一步改進，本實用新型涉及一種基于CPCI 6U總線的大容量NAND FLASH 存儲板，本實用新型采用并行NAND FLASH存儲陣列拓展了存儲容量，通過帶高帶接口的FPGA提升其存儲速度。

本實用新型通過以下技術方案實現(xiàn)上述實用新型目的。

一種基于CPCI 6U總線的大容量NAND FLASH 存儲板，包括電源管理模塊、NAND FLASH存儲陣列、DSP、FPGA1、FPGA2；

所述電源管理模塊用于向NAND FLASH存儲陣列、DSP、FPGA1、FPGA2提供工作電壓；

每個所述NAND FLASH存儲陣列包括多個NAND FLASH芯片；

所述FPGA1分別與NAND FLASH存儲陣列、DSP、FPGA2通信，用于控制NAND FLASH存儲陣列；

所述DSP還與PHY通信，所述PHY還與RJ45通信，所述DSP通過FPGA1實現(xiàn)對NAND FLASH存儲陣列緩存、轉發(fā)以及存取管理；

所述FPGA2還與SRIO以及兩路光纖接口通信，所述FPGA2用于對SRIO數(shù)據(jù)的中轉和管理。

本實用新型中，存儲模塊物理結構主要由NAND FLASH存儲陣列、FPGA1、FPGA2、高性能DSP 和各類板載連接器組成，NAND FLASH存儲陣列組由FPGA1控制，以頁為基本單元進行存儲，以塊為基本單元進行擦除，具有較快的編程和擦除速度，尤其適合數(shù)據(jù)的順序存取。NAND FLASH具有非易失性，掉電數(shù)據(jù)不丟失，可靠性高，具有極高的單元密度，且寫入擦除速度快，另外它還具有擴展性強、成本低、功耗小等優(yōu)點，因此NAND FLASH芯片常應用于大容量的存儲系統(tǒng)中。由多片NAND FLASH 芯片組成的NAND FLASH存儲陣列，可以兼容多種容量的NAND FLASH芯片，采用空間并行與時間并行的方法來拓寬存儲帶寬。FPGA2用于對SRIO數(shù)據(jù)的中轉和管理，還連接兩路光纖接口。因此，本實用新型的存儲板可實現(xiàn)存儲大容量數(shù)據(jù)的目的，且其存儲速度很快。

進一步的，所述NAND FLASH存儲陣列包括128片NAND FLASH芯片，每64片所述NAND FLASH芯片為一組，組間通過數(shù)據(jù)線互連，需要64x8=512根數(shù)據(jù)線，除RE和WE每根線連接4片F(xiàn)LASH之外其余控制線均連接8片F(xiàn)LASH。

進一步的，上述存儲板還包括用于提供整板時鐘的50MHz晶振，用于向DSP的MAC提供專用時鐘的62.5 MHz差分晶振，用于向FPGA1和SRIO提供時鐘的25 MHz晶振。

進一步的，所述50MHz晶振由IDT5V9351驅動，并為FPGA2和DSP提供50MHz的時鐘頻率，為FPGA1、DSP、CPLD以及PHY提供25 MHz的時鐘頻率。

進一步的，所述25MHz晶振由ICS841664AGI驅動，為FPGA1和SRIO提供156.25 MHz的時鐘頻率。

進一步的，所述FPGA1采用XC5VLX30T芯片，所述FPGA2采用XC5VLX110芯片。

進一步的，所述DSP采用DM648芯片。

進一步的，所述NAND FLASH芯片的存儲容量為8GB。

進一步的，所述存儲板的外形尺寸為：233.35 mm×160 mm×1.6mm，公差為0.2 mm。

本實用新型與現(xiàn)有技術相比，至少具有以下益效果：

（1）本實用新型中，存儲模塊物理結構主要由NAND FLASH存儲陣列、FPGA1、FPGA2、高性能DSP 和各類板載連接器組成，NAND FLASH存儲陣列組由FPGA1控制，以頁為基本單元進行存儲，以塊為基本單元進行擦除，具有較快的編程和擦除速度，尤其適合數(shù)據(jù)的順序存取。NAND FLASH具有非易失性，掉電數(shù)據(jù)不丟失，可靠性高，具有極高的單元密度，且寫入擦除速度快，另外它還具有擴展性強、成本低、功耗小等優(yōu)點，因此NAND FLASH芯片常應用于大容量的存儲系統(tǒng)中。

（2）本實用新型由多片NAND FLASH 芯片組成的NAND FLASH存儲陣列，可以兼容多種容量的NAND FLASH芯片，采用空間并行與時間并行的方法來拓寬存儲帶寬。FPGA2用于對SRIO數(shù)據(jù)的中轉和管理，還連接兩路光纖接口。因此，本實用新型的存儲板可實現(xiàn)存儲大容量數(shù)據(jù)的目的，且其存儲速度很快。

附圖說明

此處所說明的附圖用來提供對本實用新型實施例的進一步理解，構成本申請的一部分，并不構成對本實用新型實施例的限定。在附圖中：

圖1為本實用新型的原理框圖；

圖2為本實用新型的時鐘分配框圖。

具體實施方式

為使本實用新型的目的、技術方案和優(yōu)點更加清楚明白，下面結合實施例和附圖，對本實用新型作進一步的詳細說明，本實用新型的示意性實施方式及其說明僅用于解釋本實用新型，并不作為對本實用新型的限定。

實施例1：

如圖1所示，一種基于CPCI 6U總線的大容量NAND FLASH 存儲板，包括電源管理模塊、NAND FLASH存儲陣列、DSP、FPGA1、FPGA2；電源管理模塊用于向NAND FLASH存儲陣列、DSP、FPGA1、FPGA2提供工作電壓；每個NAND FLASH存儲陣列包括多個NAND FLASH芯片；FPGA1分別與NAND FLASH存儲陣列、DSP、FPGA2通信，用于控制NAND FLASH存儲陣列；DSP還與PHY通信， PHY還與RJ45通信， DSP通過FPGA1實現(xiàn)對NAND FLASH存儲陣列緩存、轉發(fā)以及存取管理；FPGA2還與SRIO以及兩路光纖接口通信， FPGA2用于對SRIO數(shù)據(jù)的中轉和管理。

本實用新型中，存儲模塊物理結構主要由NAND FLASH存儲陣列、FPGA1、FPGA2、高性能DSP 和各類板載連接器組成，NAND FLASH存儲陣列組由FPGA1控制，以頁為基本單元進行存儲，以塊為基本單元進行擦除，具有較快的編程和擦除速度，尤其適合數(shù)據(jù)的順序存取。NAND FLASH具有非易失性，掉電數(shù)據(jù)不丟失，可靠性高，具有極高的單元密度，且寫入擦除速度快，另外它還具有擴展性強、成本低、功耗小等優(yōu)點，因此NAND FLASH芯片常應用于大容量的存儲系統(tǒng)中。由多片NAND FLASH 芯片組成的NAND FLASH存儲陣列，可以兼容多種容量的NAND FLASH芯片，采用空間并行與時間并行的方法來拓寬存儲帶寬。FPGA2用于對SRIO數(shù)據(jù)的中轉和管理，還連接兩路光纖接口。因此，本實用新型的存儲板可實現(xiàn)存儲大容量數(shù)據(jù)的目的，且其存儲速度很快。

實施例2：

本實施例是在上述實施例基礎上做的進一步改進，如圖1所示，在本實施例中，進一步的，所述NAND FLASH存儲陣列包括128片NAND FLASH芯片，每64片所述NAND FLASH芯片為一組，組間通過數(shù)據(jù)線互連，需要64x8=512根數(shù)據(jù)線，除RE和WE每根線連接4片F(xiàn)LASH之外其余控制線均連接8片F(xiàn)LASH。

實施例3：

本實施例是在上述實施例基礎上做的進一步改進，如圖1和圖2所示，在本實施例中，上述存儲板還包括用于提供整板時鐘的50MHz晶振，用于向DSP的MAC提供專用時鐘的62.5 MHz差分晶振，用于向FPGA1和SRIO提供時鐘的25 MHz晶振。50MHz晶振由IDT5V9351驅動，并為FPGA2和DSP提供50MHz的時鐘頻率，為FPGA1、DSP、CPLD以及PHY提供25 MHz的時鐘頻率。25MHz晶振由ICS841664AGI驅動，為FPGA1和SRIO提供156.25 MHz的時鐘頻率。

實施例4：

本實施例是在上述實施例基礎上做的進一步改進，如圖1和圖2所示，在本實施例中，F(xiàn)PGA1采用XC5VLX30T芯片F(xiàn)PGA2采用XC5VLX110芯片，DSP采用DM648芯片，NAND FLASH芯片的存儲容量為8GB，所述存儲板的外形尺寸為：233.35 mm×160 mm×1.6mm，公差為0.2 mm。

如上所述，可較好的實施本實用新型。