相關申請的交叉引用

本專利申請要求2015年12月9日提交的韓國專利申請no.10-2015-0175237的優(yōu)先權，通過引用整體合并該韓國專利申請公開。

在此描述的本發(fā)明原理的示例性實施例涉及半導體存儲設備，并且更具體地說，涉及在存儲模塊中執(zhí)行存儲區(qū)塊(rank)交錯操作的半導體存儲設備。

背景技術：

可以將半導體存儲設備安裝在存儲模塊上，以在存儲系統(tǒng)中使用。通過傳輸信號的傳輸線，半導體存儲設備可以連接到存儲控制器。信號可以指數(shù)據(jù)、地址和命令。隨著半導體制造方法的改善，半導體存儲設備的儲存容量得到提高。雙倍數(shù)據(jù)速率4(ddr4)動態(tài)隨機存取存儲器(dram)是一種可以用于雙列直插式存儲模塊(dimm)中的存儲器。ddr4dram的存儲容量接近16gb(吉比特)。

技術實現(xiàn)要素：

根據(jù)本發(fā)明原理的示例性實施例，半導體存儲設備包含半導體存儲設備中的第一存儲區(qū)和半導體存儲設備中的第二存儲區(qū)?；谑褂眠x擇信號，獨立于第一存儲區(qū)訪問第二存儲區(qū)。第一存儲區(qū)和第二存儲區(qū)共享命令和地址線，并且基于使用選擇信號執(zhí)行存儲區(qū)塊交錯操作。

根據(jù)本發(fā)明原理的示例性實施例，半導體存儲設備包含半導體存儲設備中的第一存儲區(qū)和半導體存儲設備中的第二存儲區(qū)。第一存儲區(qū)和第二存儲區(qū)選擇性地作為兩個不同半導體芯片運行。第一存儲區(qū)和第二存儲區(qū)接收相同命令和地址信號。第一存儲區(qū)接收第一芯片選擇信號、第一時鐘使能信號和第一終接(termination)控制信號。第二存儲區(qū)接收第二芯片選擇信號、第二時鐘使能信號和第二終接控制信號。第一芯片選擇信號與第二芯片選擇信號不同，第一時鐘使能信號與第二時鐘使能信號不同，并且第一終接控制信號與第二終接控制信號不同?；谑褂眠x擇信號，第一存儲區(qū)和第二存儲區(qū)屬于并且在相同存儲區(qū)塊或者在不同存儲區(qū)塊中操作。

根據(jù)本發(fā)明原理的示例性實施例，一種存儲模塊包含：基底；以及多個半導體存儲設備，該多個半導體存儲設備安裝于基底上。在基底的一側(cè)或者對置側(cè)上，半導體存儲設備互相分離。每個半導體存儲設備包含：第一存儲體組和第二存儲體組。該第一存儲體組由半導體存儲設備的第一部形成，并且第二存儲體組由半導體存儲設備的第二部形成。第一部不同于第二部，并且基于使用選擇信號，互相獨立地訪問第一存儲體組和第二存儲體組。第一存儲體組和第二存儲體組共享命令和地址線，并且基于使用選擇信號執(zhí)行存儲區(qū)塊交錯操作。

根據(jù)本發(fā)明原理的示例性實施例，一種數(shù)據(jù)處理系統(tǒng)包含：存儲控制器；存儲模塊和安裝于存儲模塊上的半導體存儲設備。半導體存儲設備包含第一存儲區(qū)和第二存儲區(qū)。數(shù)據(jù)處理系統(tǒng)還包含第一線，該第一線將存儲控制器連接到存儲模塊。通過第一線，將命令和地址信號從存儲控制器發(fā)送到第一存儲區(qū)和第二存儲區(qū)。數(shù)據(jù)處理系統(tǒng)還包含第二線，該第二線將存儲控制器連接到存儲模塊。通過第二線，將第一芯片選擇信號、第一時鐘使能信號和第一終接控制信號從存儲控制器發(fā)送到第一存儲區(qū)。數(shù)據(jù)處理系統(tǒng)還包含第三線，該第三線將存儲控制器連接到存儲模塊。通過第三線，將第二芯片選擇信號、第二時鐘使能信號和第二終接控制信號從存儲控制器發(fā)送到第二存儲區(qū)。第一芯片選擇信號不同于第二芯片選擇信號，第一時鐘使能信號不同于第二時鐘使能信號，并且第一終接控制信號不同于第二終接控制信號。基于使用選擇信號，獨立于第一存儲區(qū)訪問第二存儲區(qū)。

附圖說明

通過參考附圖詳細描述本發(fā)明原理的示例性實施例，本發(fā)明原理的上述以及其他特征顯而易見，其中：

圖1是根據(jù)本發(fā)明原理的示例性實施例，包含存儲模塊的數(shù)據(jù)處理系統(tǒng)的方框圖。

圖2是示出根據(jù)本發(fā)明原理的示例性實施例，圖1所示半導體存儲設備的存儲容量的變型的圖。

圖3是根據(jù)本發(fā)明原理的示例性實施例，圖1所示半導體存儲設備的方框圖。

圖4是根據(jù)本發(fā)明原理的示例性實施例，圖3所示半導體存儲設備的詳細方框圖。

圖5是根據(jù)本發(fā)明原理的示例性實施例，包含于圖3所示半導體存儲設備中的片上終接器(on-dietermination)(odt)電路塊的方框圖。

圖6是根據(jù)本發(fā)明原理的示例性實施例，包含于圖5的odt電路塊中的校準電路的詳圖。

圖7是根據(jù)本發(fā)明原理的示例性實施例，包含于圖5的odt電路塊中的odt電路的詳圖。

圖8是示出根據(jù)本發(fā)明原理的示例性實施例，連接到圖4的輸入/輸出電路的數(shù)據(jù)通信(dq)連接電路的操作的圖。

圖9是示出根據(jù)本發(fā)明原理的示例性實施例，連接到圖4的輸入/輸出電路的dq連接電路的另一個操作的圖。

圖10是根據(jù)本發(fā)明原理的示例性實施例，包含多個存儲模塊的存儲系統(tǒng)的方框圖。

圖11是根據(jù)本發(fā)明原理的示例性實施例，圖10所示存儲系統(tǒng)的操作的時序圖。

圖12是示出根據(jù)本發(fā)明原理的示例性實施例，在雙列直插式存儲模塊(dimm)的一側(cè)上形成單存儲區(qū)塊的存儲模塊的示意圖。

圖13是示出根據(jù)本發(fā)明原理的示例性實施例，包含安裝于作為雙存儲區(qū)塊運行的dimm的一側(cè)上的芯片的存儲模塊的示意圖。

圖14示出根據(jù)本發(fā)明原理的示例性實施例，安裝于存儲模塊上的封裝的型式。

圖15是示出根據(jù)本發(fā)明原理的示例性實施例，通過其公共地施加寄存dimm(rdimm)的命令/地址信號的通路的圖。

圖16是示出根據(jù)本發(fā)明原理的示例性實施例，通過其施加rdimm的命令/地址信號的通路的圖。

圖17是根據(jù)本發(fā)明原理的示例性實施例，包含存儲模塊的示例性計算系統(tǒng)的方框圖。

具體實施方式

下面將參考附圖更全面描述本發(fā)明原理的示例性實施例。在所有附圖中，類似的參考編號可以指類似的元件。

如下所做的更詳細描述，本發(fā)明原理的示例性實施例提供了一種半導體存儲設備，當該半導體存儲設備以單個芯片的形式安裝于存儲模塊上時，可以如同訪問兩個或者多個芯片一樣訪問該半導體存儲設備。

圖1是根據(jù)本發(fā)明原理的示例性實施例，包含存儲模塊的數(shù)據(jù)處理系統(tǒng)的方框圖。

參考圖1，該數(shù)據(jù)處理系統(tǒng)可以包含：主機500、存儲控制器1000和存儲模塊2000。

主機500可以裝備有專用軟件，該專用軟件執(zhí)行特定計算或者任務，并且可以執(zhí)行各種計算功能。例如，主機500可以是微處理器或者中央處理單元。主機500可以通過系統(tǒng)總線sb耦合到存儲控制器1000。系統(tǒng)總線sb可以包含地址總線、控制總線和/或者數(shù)據(jù)總線。

存儲控制器1000可以訪問存儲模塊2000。存儲控制器1000可以訪問包含于存儲模塊2000中的芯片(例如，半導體存儲設備2010)，如同該芯片是兩個不同芯片。在圖1所示的示例性實施例中，存儲控制器1000與主機500分離。然而，本發(fā)明的原理并不局限于此。例如，在示例性實施例中，存儲控制器1000可以是包含于主機500中的內(nèi)部存儲器控制器imc。

存儲模塊2000可以以雙列直插式存儲模塊(dimm)的型式實現(xiàn)。存儲模塊2000可以包含以芯片的型式安裝于印刷電路板(pcb)基底上的多個半導體存儲設備2010、2020和2030。根據(jù)示例性實施例，一個半導體存儲設備(例如，2010)可以由存儲芯片實現(xiàn)。在此，可以可互換地使用術語半導體存儲設備、芯片和晶片(die)。

半導體存儲設備(例如，2010)可以包含：第一存儲體組2012，該第一存儲體組2012形成于其一部分上；第二存儲體組2014，該第二存儲體組2014形成于其一部分上。第一和第二存儲體組2012和2014是用于存儲數(shù)據(jù)的半導體設備(例如，2010)的存儲區(qū)(例如，存儲塊的部分)?？梢曰谑褂眠x擇信號，分別獨立地訪問第一存儲體組2012和第二存儲體組2014。即，可以響應使用選擇信號，彼此獨立地訪問第一存儲體組2012(例如，第一存儲區(qū))和第二存儲體組2014(例如，第二存儲區(qū))。例如，在示例性實施例中，響應使用選擇信號，當訪問第一存儲體組2012時，第一存儲體組2012表現(xiàn)為單個半導體存儲設備。類似地，響應使用選擇信號，當訪問第二存儲體組2014時，第二存儲體組2014表現(xiàn)為單個半導體存儲設備?？梢詫⑹褂眠x擇信號作為模式寄存器設定信號施加到半導體存儲設備?；蛘?，作為訪問操作的控制信號，可以由熔斷選項或者金屬選項定義使用選擇信號。

第一存儲體組2012可以對應于晶片(或者芯片)上限定的第一存儲區(qū)fm。第二存儲體組2014可以對應于晶片上限定的第二存儲區(qū)sm。第二存儲區(qū)sm可以作為由第一存儲區(qū)fm形成的獨立芯片工作。因此，即使第二存儲區(qū)sm和第一存儲區(qū)fm實現(xiàn)于同一個晶片上，第一存儲區(qū)fm和第二存儲區(qū)sm仍可以作為不同芯片由存儲控制器1000訪問。

第一存儲體組2012和第二存儲體組2014中的每個可以包含例如8、16或者32個存儲體。存儲體可以包含多個存儲塊。第一存儲體組2012和第二存儲體組2014可以共享命令線和地址線，并且可以基于使用選擇信號(例如，圖4的信號scs)，執(zhí)行存儲區(qū)塊交錯操作。在示例性實施例中，第一存儲體組2012和第二存儲體組2014可以以共享方式接收命令和地址信號cmd/add。例如，第一存儲體組2012和第二存儲體組2014通?？梢酝ㄟ^共享的命令線和地址線來接收命令和地址信號cmd/add。即，在示例性實施例中，可以通過相同的命令線和地址線接收命令和地址信號cmd/add，并且從相同的命令線和地址線將其發(fā)送到第一存儲體組2012和第二存儲體組2014。然而，第一存儲體組2012可以接收芯片選擇信號cs、時鐘使能信號cke和終接控制信號odt(還稱為片上終接信號)，并且第二存儲體組2014可以分別接收芯片選擇信號cs、時鐘使能信號cke和終接控制信號odt。例如，在示例性實施例中，第一存儲體組2012可以通過存儲模塊2000處的第一線接收芯片選擇信號cs、時鐘使能信號cke和終接控制信號odt，并且第二存儲體組2014可以通過存儲模塊2000處的第二線接收芯片選擇信號cs、時鐘使能信號cke和終接控制信號odt，該第二線與第一線不同。因此，在示例性實施例中，第一存儲體組2012(例如，第一存儲區(qū))可以接收第一芯片選擇信號cs，而第二存儲體組2014(例如，第二存儲區(qū))可以接收與第一芯片選擇信號cs不同的第二芯片選擇信號cs。此外，第一存儲體組2012(例如，第一存儲區(qū))可以接收第一終接控制信號odt，而第二存儲體組2014(例如，第二存儲區(qū))可以接收與第一終接控制信號odt不同的第二終接控制信號odt。此外，第一存儲體組2012(例如，第一存儲區(qū))可以接收第一時鐘使能信號cke，而第二存儲體組2014(例如，第二存儲區(qū))可以接收與第一時鐘使能信號cke不同的第二時鐘使能信號cke。

在操作中，第一存儲體組2012和第二存儲體組2014基于使用選擇信號(例如，圖4的信號scs)可以屬于并且在相同的存儲區(qū)塊或者不同的存儲區(qū)塊中操作。例如，當?shù)谝淮鎯w組2012屬于并且在第一存儲區(qū)塊中操作時，第二存儲體組2014可以屬于并且在第二存儲區(qū)塊中操作。通常，術語存儲區(qū)塊(rank)指多個半導體存儲設備基于訪問而操作。例如，當圖1所示的半導體存儲設備2010、2020和2030同時被訪問時，可以稱半導體存儲設備2010、2020和2030屬于相同的存儲區(qū)塊。在示例性實施例中，當?shù)谝淮鎯w組2012(例如，第一存儲區(qū))和第二存儲體組2014(例如，第二存儲區(qū))被同時訪問時，可以稱第一存儲體組2012和第二存儲體組2014屬于相同的存儲區(qū)塊。第一存儲體組2012(例如，第一存儲區(qū))和第二存儲體組2014(例如，第二存儲區(qū))未被同時訪問時，可以稱第一存儲體組2012和第二存儲體組2014屬于不同的存儲區(qū)塊。

ddrdram可以以晶片或者封裝的型式制造。當ddrdram具有16gb(吉比特)的容量時，16gb的ddrdram可以由存儲芯片實現(xiàn)，每個存儲芯片具有8gb或者4gb的容量，從而提高存儲模塊的靈活性。在這種情況下，具有16gb存儲容量的半導體存儲設備(例如，2010)可以作為2個不同的存儲器操作，在晶片或者封裝中，每個存儲器具有8gb的存儲容量?；蛘撸哂?6gb存儲容量的半導體存儲設備(例如，2010)可以作為4個不同的存儲器操作，在晶片或者封裝中，每個存儲器具有4gb的存儲容量。

當具有16gb存儲容量的半導體存儲設備(例如，2010)作為2個分別具有8gb存儲容量的存儲器操作時，包含于存儲模塊2000中的半導體存儲設備(例如，2010)的第一存儲區(qū)fm和第二存儲區(qū)sm可以公共地從存儲控制器1000接收命令和地址信號cmd/add。

此外，第一存儲區(qū)fm可以通過第一線接收芯片選擇信號cs0、時鐘使能信號cke0和終接控制信號odt0，并且第二存儲區(qū)sm可以通過不同于第一線的第二線接收芯片選擇信號cs1、時鐘使能信號cke1和終接控制信號odt1。即，第一存儲區(qū)fm可以接收芯片選擇信號cs0、時鐘使能信號cke0和終接控制信號odt0，并且第二存儲區(qū)sm可以分離地接收芯片選擇信號cs1、時鐘使能信號cke1和終接控制信號odt1。此外，可以在存儲控制器1000與第一存儲區(qū)fm之間獨立地交換數(shù)據(jù)dqa，并且可以在存儲控制器1000與第二存儲區(qū)sm之間獨立地交換數(shù)據(jù)dqb。

圖2是示出根據(jù)本發(fā)明原理的示例性實施例，圖1所示半導體存儲設備的存儲容量的變型的圖。

參考圖2，半導體存儲設備可以形成于晶片或者封裝中。半導體存儲設備可以是例如雙倍數(shù)據(jù)速率4(ddr4)dram。半導體存儲設備可以具有例如16gb的容量。圖2所示的半導體存儲設備2010可以安裝于圖1所示的存儲模塊2000上。由芯片(或者晶片)形成的半導體存儲設備可以作為兩個存儲體組2012和2014操作，根據(jù)本發(fā)明原理的示例性實施例，獨立地訪問這兩個存儲體組2012和2014。存儲體組2012可以作為存儲芯片操作，并且另一個存儲體組2014可以作為獨立于存儲體組2012的存儲芯片操作。

此外，半導體存儲設備2010可以作為4個互相獨立訪問的存儲體組2012a、2012b、2014a和2014b來操作。當半導體存儲設備2010作為2個存儲體組2012和2014操作時，兩個存儲體組2012和2014中的每個可以具有8gb的存儲容量。當半導體存儲設備2010作為4個存儲體組2012a、2012b、2014a和2014b操作時，4個存儲體組2012a、2012b、2014a和2014b中的每個可以具有4gb的存儲容量。

圖2所示的半導體存儲設備2010可以由單晶片封裝(mdp)實現(xiàn)。在這種情況下，2個存儲體組2012和2014或者4個存儲體組2012a、2012b、2014a和2014b可以由mdp實現(xiàn)。

此外，半導體存儲設備2010可以由雙晶片封裝(ddp)實現(xiàn)。在ddp中，利用兩個晶片可以獲得16gb的存儲容量。在這種情況下，可以以ddp的型式實現(xiàn)2個存儲體組2012和2014或者4個存儲體組2012a、2012b、2014a和2014b。當半導體存儲設備2010由ddp實現(xiàn)時，第一晶片可以堆疊于第二晶片上。通過多個硅通孔(tsv)，第一晶片可以與第二晶片電連接。

根據(jù)本發(fā)明原理的示例性實施例，2個存儲體組2012和2014可以屬于不同的存儲區(qū)塊，并且可以作為2個獨立芯片操作。此外，4個存儲體組2012a、2012b、2014a和2014b可以屬于不同的存儲區(qū)塊，并且可以作為4個獨立芯片操作。此外，半導體存儲設備2010在操作中可以屬于一個存儲區(qū)塊。這樣，物理上是單芯片型式的半導體存儲設備在功能上可以用作兩個或者多個芯片。因此，在相同芯片中可以實現(xiàn)根據(jù)本發(fā)明原理的示例性實施例的存儲區(qū)塊交錯操作。根據(jù)本發(fā)明原理的示例性實施例，存儲區(qū)塊交錯操作指相同存儲區(qū)塊中或者不同存儲區(qū)塊中的一個半導體存儲設備操作。例如，在示例性實施例中，如在此所述地，存儲區(qū)塊交錯操作指為了在相同存儲區(qū)塊或者不同存儲區(qū)塊中操作而被管理(例如，基于使用選擇信號)的半導體設備或者半導體設備的存儲區(qū)?；谑褂眠x擇信號的狀態(tài)，在相同存儲區(qū)塊中操作的半導體存儲設備可以在不同存儲區(qū)塊中操作。

圖3是根據(jù)本發(fā)明原理的示例性實施例，圖1所示半導體存儲設備的方框圖。

參考圖3，半導體存儲設備2010可以包含：共享命令解碼器2011(例如，共享命令解碼器電路2011)、第一緩沖器2013、第二緩沖器2015、第一存儲體組控制器2017(例如，第一存儲體組控制器電路2017)、第二存儲體組控制器2019(例如，第二存儲體組控制器電路2019)、第一存儲體組2012、和第二存儲體組2014。

圖3將示例性實施例舉例示為被劃分為兩個的一個存儲元陣列。存儲元陣列的一個分段可以用作第一存儲體組2012，而存儲元陣列的另一個分段可以用作第二存儲體組2014。

共享命令解碼器2011可以對通過命令線和地址線施加的命令和地址信號cmd/add解碼。可以公共地對第一存儲體組2012和第二存儲體組2014執(zhí)行該解碼。

第一緩沖器2013可以接收并且緩存第一芯片選擇信號cs0、第一時鐘使能信號cke0和第一終接控制信號odt0?？梢詫⒌谝粫r鐘信號ck0提供到第一緩沖器2013。

第二緩沖器2015可以接收并且緩存第二芯片選擇信號cs1、第二時鐘使能信號cke1和第二終接控制信號odt1?？梢詫⒌诙r鐘信號ck1提供到第二緩沖器2015。

第一存儲體組控制器2017可以通過線l10接收共享命令解碼器2011的解碼輸出信號。第一存儲體組控制器2017可以通過線l20接收用于第一存儲體組的第一芯片選擇信號cs0、第一時鐘使能信號cke0和第一終接控制信號odt0。第一存儲體組控制器2017可以通過線l40控制第一存儲體組2012。

第二存儲體組控制器2019可以通過線l10接收共享命令解碼器2011的解碼輸出信號。第二存儲體組控制器2019可以通過線l30接收用于第二存儲體組的第二芯片選擇信號cs1、第二時鐘使能信號cke1和第二終接控制信號odt1。第二存儲體組控制器2019可以通過線l50控制第二存儲體組2014。

當?shù)谝淮鎯w組2012和第二存儲體組2014中的每個具有16gb的容量時，第一存儲體組2012和第二存儲體組2014中的每個可以由16個存儲體構(gòu)成。第一存儲體組2012和第二存儲體組2014中的每個可以包含多個dram元。一個dram元可以包含一個訪問晶體管和一個儲存電容器。

在示例性實施例中，第一存儲體組2012可以包含dram元(cell)，并且第二存儲體組2014可以包含靜態(tài)隨機存取存儲器(sram)元。在這種情況下，sram元可以由在制造dram時實現(xiàn)的額外的感應放大器實現(xiàn)。sram元不需要刷新操作，并且sram元的讀操作和寫操作可以比dram元的快。因此，sram可以用作高速緩沖存儲器。

此外，在示例性實施中，第一存儲體組2012可以包含dram元，而第二存儲體組2014可以包含非易失性存儲元，諸如，例如，磁性ram(mram)元、相變ram(pram)元、或者閃速存儲元。

此外，在示例性實施中，第一存儲體組2012和第二存儲體組2014中的每個可以由非易失性存儲元實現(xiàn)。

當?shù)谝淮鎯w組2012和第二存儲體組2014屬于相同存儲區(qū)塊時，可以通過第一數(shù)據(jù)通道dqa訪問第一存儲體組2012，并且可以通過獨立于第一數(shù)據(jù)通道dqa的第二數(shù)據(jù)通道dqb訪問第二存儲體組2014。

圖4是根據(jù)本發(fā)明原理的示例性實施例，圖3所示半導體存儲設備的詳細方框圖。

參考圖4，圖3所示的半導體存儲設備2010可以包含模式寄存器2021。該模式寄存器2021可以公共地與第一存儲體組控制器2017和第二存儲體組控制器2019連接。模式寄存器2021可以是存儲模式寄存器設定(mrs)信號的寄存器。在示例性實施例中，模式寄存器2021可以存儲存儲區(qū)塊交錯操作的使用選擇信號scs。

行解碼器2025可以連接在第一存儲體組控制器2017與第一存儲體組2012之間。行解碼器2025可以解碼行地址，并且可以輸出行解碼信號，以選擇第一存儲體組2012的行。第一存儲體組2012可以是第一存儲區(qū)fm。

行解碼器2035可以連接在第二存儲體組控制器2019與第二存儲體組2014之間。行解碼器2035可以解碼行地址，并且可以輸出行解碼信號，以選擇第二存儲體組2014的行。第二存儲體組2014可以是第二存儲區(qū)sm。

存儲體控制邏輯2023(例如，存儲體控制邏輯電路2023)可以連接到第一存儲體組控制器2017。存儲體控制邏輯2023可以接收存儲體地址，并且可以輸出存儲體控制行信號bcr和存儲體控制列信號bcc。

存儲體控制邏輯2033可以連接到第二存儲體組控制器2019。存儲體控制邏輯2033可以接收存儲體地址，并且可以輸出存儲體控制行信號bcr和存儲體控制列信號bcc。

列解碼器2029可以連接在第一存儲體組控制器2017與第一存儲體組2012之間。列解碼器2025可以解碼列地址和存儲體控制列信號bcc，并且可以輸出列解碼信號，以選擇作為第一存儲區(qū)fm的第一存儲體組2012的列。

列解碼器2039可以連接在第二存儲體組控制器2019與第二存儲體組2014之間。列解碼器2039可以解碼列地址和存儲體控制列信號bcc，并且可以輸出列解碼信號，以選擇作為第二存儲區(qū)sm的第二存儲體組2014的列。

連接到第一存儲體組2012的感應放大器2027可以感測并且放大從第一存儲體組2012讀出的數(shù)據(jù)，并且可以將感測并放大的數(shù)據(jù)輸出到輸入/輸出(i/o)電路2031。

連接到第二存儲體組2014的感應放大器2037可以感測并且放大從第二存儲體組2014讀出的數(shù)據(jù)，并且可以將感測并放大的數(shù)據(jù)輸出到輸入/輸出(i/o)電路2041。

數(shù)據(jù)通信(dq)連接電路2050可以連接在i/o電路2031與2041之間。dq連接電路2050可以基于第一存儲區(qū)fm和第二存儲區(qū)sm的存儲區(qū)塊交錯操作來控制數(shù)據(jù)輸入/輸出通路。當?shù)谝淮鎯^(qū)fm和第二存儲區(qū)sm屬于相同存儲區(qū)塊時，i/o電路2031和2041的輸入/輸出通路可以在輸出級互相分離。當?shù)谝淮鎯^(qū)fm和第二存儲區(qū)sm屬于不同存儲區(qū)塊時，i/o電路2031和2041的輸入/輸出通路可以在輸出級集成在一起。

dq連接電路2050可以接收使用選擇信號scs，并且可以基于收到的使用選擇信號scs控制數(shù)據(jù)輸入/輸出通路。使用選擇信號scs可以從第一存儲體組控制器2017和第二存儲體組控制器2019提供，或者可以直接從模式寄存器2021提供。

圖5是根據(jù)本發(fā)明原理的示例性實施例，包含于圖3所示半導體存儲設備中的片上終接器(on-dietermination)(odt)電路塊的方框圖。

圖5所示的電路塊可以實現(xiàn)于圖3所示的第一存儲體組控制器2017和第二存儲體組控制器2019中的每個中，以用于獨立的片上終接操作。

參考圖5，片上終接器(odt)電路塊2100可以包含校準電路2200和odt電路2300。

zq焊接區(qū)(pad)11可以連接到校準電路2200，并且zq電阻器rzq(例如，外部電阻器)可以連接到zq焊接區(qū)11。即，zq電阻器rzq可以是連接于半導體存儲設備的外部的電阻器。zq電阻器rzq的電阻值可以是例如約240歐姆。然而，zq電阻器rzq的電阻值并不局限于此。

校準電路2200可以響應校準使能信號enc來執(zhí)行校準。

odt電路2300可以響應odt使能信號eno來執(zhí)行odt操作。

在圖1中，當對半導體存儲設備2010施加第一終接控制信號odt0和第二終接控制信號odt1時，可以獨立地執(zhí)行第一存儲區(qū)fm和第二存儲區(qū)sm的odt操作。

下面將描述獨立執(zhí)行第一存儲區(qū)fm和第二存儲區(qū)sm的odt操作的某些好處。

傳輸線的終接可以反射通過傳輸線傳輸?shù)男盘?。由于反射信號影響原始信號，所以可能會惡化信號完整?si)。

為了保護信號的反射，可以將終接電阻器連接到傳輸線的終接節(jié)點。終接電阻器可以用于在外部設備與半導體存儲設備的每個存儲區(qū)之間的阻抗匹配。在以高速運行的dram中可以采用終接電阻器。為了在dram之間防止信號干擾，可以采用將終接電阻器連接到dram晶片的odt技術。由于ddr4同步dram(sdram)的運行速度是幾千mhz或者更高，所以期望更高的信號完整性和可靠性。可以根據(jù)制造工藝、電源電壓和運行溫度，改變終接電阻器的值。因此，如果阻抗不完全匹配，則難以高速傳輸信號，并且信號可能失真。

為了獲得更高的信號完整性和可靠性，在示例性實施例中，ddr4sdram可以采用zq校準電路。當根據(jù)zq校準電路產(chǎn)生的校準碼準確校正終接電阻器的值時，可以在存儲系統(tǒng)中使阻抗準確匹配。

odt電路塊2100可以是包含于半導體存儲設備中的終接匹配電路。根據(jù)本發(fā)明原理的示例性實施例，odt電路塊2100可以連接到半導體存儲設備的dq引腳(pin)或者dq端口。在其他終接方法中，可以在odt電路塊2100中實現(xiàn)odt。

圖6是根據(jù)本發(fā)明原理的示例性實施例，包含于圖5的odt電路塊中的校準電路的詳圖。

參考圖6，校準電路2200可以包含：上拉校準碼生成單元100、下拉校準碼生成單元200和zq微調(diào)單元300。

上拉校準碼生成單元100可以包含：第一上拉單元130、第一比較單元110(還稱為第一比較器110)和第一碼計數(shù)器120。

下拉校準碼生成單元200可以包含：第二上拉單元210、第二比較單元220(還稱為第二比較器220)、第二碼計數(shù)器230和下拉單元240。

zq微調(diào)單元300可以包含：可變上拉電阻器310和可變下拉電阻器320?？勺兩侠娮杵?10和可變下拉電阻器320可以連接到第一校準節(jié)點nd1。第一校準節(jié)點nd1可以是第一比較單元110的輸入端。

最終上拉控制信號fpuc可以用于調(diào)節(jié)可變上拉電阻器310的電阻值。最終下拉控制信號fpdc可以用于調(diào)節(jié)可變下拉電阻器320的電阻值。

當調(diào)節(jié)可變上拉電阻器310和可變下拉電阻器320的電阻值時，可以改變第一校準節(jié)點nd1的電壓電平。

執(zhí)行了zq校準操作后，存儲控制器1000可以基于存儲模塊或者存儲區(qū)塊的信號加載特性確定最終上拉控制信號fpuc或者最終下拉控制信號fpdc，從而適應系統(tǒng)環(huán)境。因此，可以微調(diào)zq電阻器rzq的電阻值，以滿足安裝于電路板上的存儲槽、存儲模塊或者存儲區(qū)塊的信號加載特性。

zq校準可以是產(chǎn)生阻抗碼的過程。阻抗碼可以隨工藝、電壓和溫度)pvt)的變化而變化。通過zq校準產(chǎn)生的阻抗碼可以用于調(diào)節(jié)終接電阻器的電阻值。由于將外部電阻器連接到的焊接區(qū)稱為zq焊接區(qū)，所以采用術語zq校準。外部電阻器可以用作用于校準的基準電阻器。

當zq微調(diào)單元300處于初始狀態(tài)時(例如，當zq微調(diào)單元300尚未執(zhí)行微調(diào)時)，第一比較單元110可以從第一校準節(jié)點nd1接收電壓。利用連接到zq焊接區(qū)11和第一上拉單元130的zq電阻器rzq，可以產(chǎn)生第一校準節(jié)點nd1的電壓。第一比較單元110可以將第一校準節(jié)點nd1的電壓與基準電壓vref(例如，vdd/2)進行比較，并且可以基于該比較結(jié)果產(chǎn)生上行/下行信號up/dn。

第一碼計數(shù)器120可以響應上行/下行信號up/dn(例如，第一比較單元110的比較結(jié)果)產(chǎn)生具有(n+1)位的上拉校準碼pcode。在此，n是至少等于1的自然數(shù)。利用上拉校準碼pcode可以接通/斷開第一上拉單元130的并聯(lián)電阻器(將并聯(lián)電阻器的電阻值設計得具有二進制權重)，并且因此，可以調(diào)節(jié)第一上拉單元130的電阻值。第一上拉單元130的調(diào)節(jié)電阻值可以影響第一校準節(jié)點nd1的電壓值，并且第一比較單元110可以重復上述操作。因此，可以重復上拉校準操作，直到第一上拉單元130的電阻值等于zq電阻器rzq的電阻值。

可以將上拉校準操作產(chǎn)生的上拉校準碼pcode提供到第二上拉單元210?？梢曰谏侠蚀apcode確定第二上拉單元210的總電阻值。下拉校準操作可以開始。第二比較單元220可以通過第二校準節(jié)點nd2接收由第二上拉單元210和下拉單元240產(chǎn)生的電壓。第二比較單元220可以將第二校準節(jié)點nd2的電壓與基準電壓vref進行比較，并且可以基于該比較結(jié)果，產(chǎn)生上行/下行信號up/dn。

第二碼計數(shù)器230可以基于上行/下行信號up/dn(例如，第二比較單元220的比較結(jié)果)產(chǎn)生具有(n+1)位的下拉校準碼ncode。下拉校準碼ncode可以接通或者關閉下拉單元240的并聯(lián)電阻器，使得下拉單元240的電阻值被調(diào)節(jié)。下拉單元240的調(diào)節(jié)電阻值可以影響第二校準節(jié)點nd2的電壓值，并且第二比較單元220可以重復上述操作。因此，可以重復執(zhí)行下拉校準操作，直到第二上拉單元210的電阻值等于下拉單元240的電阻值。當完成下拉校準操作時，第二校準節(jié)點nd2的電壓可以等于基準電壓vref。

當完成上述上拉校準操作和下拉校準操作時，可以將上拉校準碼pcode和下拉校準碼ncode提供到存儲控制器1000。存儲控制器1000可以基于安裝于電路板上的存儲槽、存儲模塊或者存儲區(qū)塊的信號加載特性確定最終校準值。存儲控制器1000可以產(chǎn)生最終上拉控制信號fpuc和最終下拉控制信號fpdc。因此，當執(zhí)行zq校準時，可以在執(zhí)行zq校準中應用信號加載特性的差異，并且因此，可以精確執(zhí)行zq校準。應當明白，參考圖6描述的校準電路2200是示例性的，并且根據(jù)本發(fā)明原理的示例性實施例的校準電路2200并不局限于此。

圖7是根據(jù)本發(fā)明原理的示例性實施例，包含于圖5的odt電路塊2100中的odt電路2300的詳圖。

參考圖7，odt電路2300可以包含：上拉控制單元502、下拉控制單元504、上拉終接單元506、和下拉終接單元508。

odt電路2300可以響應校準電路2200產(chǎn)生的上拉校準碼pcode和下拉校準碼ncode來終接dq焊接區(qū)dqi的阻抗。

上拉終接單元506的配置可以與圖6的第一上拉單元130的配置類似。由于基于上拉校準碼pcode確定上拉終接單元506的電阻值，所以可以類似地設計上拉終接單元506和第一上拉單元130。下面描述上拉終接單元506的操作。

上拉控制單元502可以響應上拉校準碼pcode和上拉使能信號pu_en控制上拉終接單元506。上拉使能信號pu_en可以用于接通/斷開上拉終接單元506。當激活上拉使能信號pu_en時，可以基于上拉校準碼pcode接通/斷開連接到晶體管pm1至pmn的上拉終接單元506的電阻器ur1至urn。在圖7所示的示例性實施例中，n是至少等于3的自然數(shù)。然而，上拉終接單元506的電阻器和晶體管的數(shù)量并不局限于圖7所示的示例性實施例。例如，在示例性實施例中，上拉終接單元506可以僅包含ur1和pm1，或者僅包含ur1、pm1、ur2和pm2。當上拉使能信號pu_en未被激活時，上拉終接單元506不操作，而與上拉校準碼pcode無關。即，當上拉使能信號pu_en未被激活時，斷開上拉終接單元506的全部電阻器ur1至urn。

下拉終接單元508的配置可以與圖6所示下拉單元240的類似。由于基于下拉校準碼ncode確定下拉終接單元508的電阻值，所以可以類似地設計下拉終接單元508和下拉單元240。下面描述下拉終接單元508的操作。

下拉控制單元504可以響應下拉校準碼ncode和下拉使能信號pd_en控制下拉終接單元508。下拉使能信號pd_en可以用于接通/斷開下拉終接單元508。當激活下拉使能信號pd_en時，可以基于下拉校準碼ncode接通/斷開連接到晶體管nm1至nmn的下拉終接單元508的電阻器dr1至drn。在圖7所示的示例性實施例中，n是至少等于3的自然數(shù)。然而，下拉終接單元508的電阻器和晶體管的數(shù)量并不局限于圖7所示的示例性實施例。例如，在示例性實施例中，下拉終接單元508可以僅包含dr1和nm1，或者僅包含dr1、nm1、dr2和nm2。當下拉使能信號pd_en未被激活時，下拉終接單元508不操作，而與下拉校準碼ncode無關。即，當下拉使能信號pd_en未被激活時，斷開下拉終接單元508的全部電阻器dr1至drn。

當基于上拉使能信號pu_en激活上拉終接單元506時，上拉終接單元506可以將dq焊接區(qū)dqi的電平設定到高電平。在這種情況下，可以通過dq焊接區(qū)dqi輸出高電平的數(shù)據(jù)。當基于下拉使能信號pd_en激活下拉終接單元508時，下拉終接單元508可以將dq焊接區(qū)dqi的電平設定到低電平。在這種情況下，可以通過dq焊接區(qū)dqi輸出低電平的數(shù)據(jù)。

如上所述，圖1的第一存儲區(qū)fm和第二存儲區(qū)sm的上述odt操作可以互相獨立。

根據(jù)本發(fā)明原理的示例性實施例，可以以中心抽頭終接(ctt)方法執(zhí)行odt。應當明白，參考圖7描述的odt電路2300是示例性的，并且應當明白，根據(jù)本發(fā)明原理的示例性實施例的odt電路2300并不局限于此。

圖8是示出根據(jù)本發(fā)明原理的示例性實施例，連接到圖4所示輸入/輸出電路的dq連接電路的操作的圖。

參考圖8，在半導體存儲模塊中，第一至第k存儲區(qū)2012、2014和2016可以屬于相同存儲區(qū)塊。為了便于描述，可以假定k是3。然而，k并不局限于此。在這種情況下，通過調(diào)節(jié)dq連接電路2050a的輸入/輸出通路，第一至第k輸入/輸出端dqa、dqb和dqc可以分別與芯片的輸入/輸出端rdqa、rdqb和rdqc連接。第一至第k輸入/輸出端dqa、dqb和dqc可以是分別輸出對應于第一至第k存儲區(qū)2012、2014和2016的數(shù)據(jù)的終端。當在半導體存儲模塊中，第一至第k存儲區(qū)2012、2014和2016屬于相同存儲區(qū)塊時，輸入/輸出通路可以互相獨立。如圖8所示，dq連接電路2050a可以響應使用選擇信號scs，將第一至第k輸入/輸出端dqa、dqb和dqc分別連接到芯片的輸入/輸出端rdqa、rdqb和rdqc。

根據(jù)示例性實施例，當?shù)谝惠斎?輸出端dqa發(fā)送8位數(shù)據(jù)時，該芯片的第一輸入/輸出端rdqa的數(shù)量是8。當?shù)诙斎?輸出端dqb發(fā)送16位數(shù)據(jù)時，芯片的第二輸入/輸出端rdqb的數(shù)量是16。

圖9是示出根據(jù)本發(fā)明原理的示例性實施例，連接到圖4所示輸入/輸出電路的dq連接電路的另一個操作的圖。

參考圖9，在半導體存儲模塊中，第一至第k存儲區(qū)2012、2014和2016可以屬于不同的存儲區(qū)塊。為了便于描述，可以假定k是3。然而，k并不局限于此。在這種情況下，通過調(diào)節(jié)dq連接電路2050b的輸入/輸出通路，第一至第k輸入/輸出端dqa、dqb和dqc可以公共地與芯片的輸入/輸出端rdq連接。第一至第k輸入/輸出端dqa、dqb和dqc可以是分別輸出對應于第一至第k存儲區(qū)2012、2014和2016的數(shù)據(jù)的終端。當在半導體存儲模塊中第一至第k存儲區(qū)2012、2014和2016屬于不同存儲區(qū)塊時，輸入/輸出通路可以集成在一起。即，該芯片的輸入/輸出端rdq可以公共地用于第一至第k存儲區(qū)2012、2014和2016。

如圖9所示，dq連接電路2050b可以公共地響應使用選擇信號scs將第一至第k輸入/輸出端dqa、dqb和dqc連接到芯片的輸入/輸出端rdq。

例如，在示例性實施例中，當?shù)谝惠斎?輸出端dqa發(fā)送8位數(shù)據(jù)并且第二輸入/輸出端dqb發(fā)送16位數(shù)據(jù)時，輸入/輸出端rdq的數(shù)量是16。

圖10是根據(jù)本發(fā)明原理的示例性實施例，包含多個存儲模塊的存儲系統(tǒng)的方框圖。

參考圖10，存儲控制器1000可以通過總線2500與存儲槽260和265連接。存儲模塊150和155可以包含多個存儲區(qū)塊201、202和205。根據(jù)上面描述的示例性實施例，存儲模塊150和155中的每個可以是例如dimm2000。多個存儲區(qū)塊中的每個可以包含多個半導體存儲設備。根據(jù)本發(fā)明原理的示例性實施例，可以將一個存儲區(qū)塊(例如，201)劃分為兩個互相獨立運行的存儲區(qū)塊rank0和rank1，以使由一個芯片實現(xiàn)的半導體存儲設備執(zhí)行存儲區(qū)塊交錯操作。可以將存儲模塊150中的另一個存儲區(qū)塊(例如，202)劃分為兩個互相獨立運行的存儲區(qū)塊rank2和rank3。類似地，可以將存儲模塊155中的存儲區(qū)塊(例如，204)劃分為兩個存儲區(qū)塊rank4和rank5，并且可以將存儲模塊155中的另一個存儲區(qū)塊(例如，205)劃分為兩個存儲區(qū)塊rank6和rank7。

圖11是根據(jù)本發(fā)明原理的示例性實施例，圖10所示存儲系統(tǒng)的操作的時序圖。

參考圖11，與時鐘clk同步，通過命令地址，可以將命令和地址信號施加到半導體存儲設備2010。當在不同時點對半導體存儲設備2010施加用于選擇第一存儲區(qū)塊rank0的芯片選擇信號cs0和用于選擇第二存儲區(qū)塊rank1的芯片選擇信號cs1時，半導體存儲設備2010的第一存儲體組2012和第二存儲體組2014可以屬于不同存儲區(qū)塊并且在不同存儲區(qū)塊中運行。如圖11所示，可以輸出兩個數(shù)據(jù)集。例如，可以輸出從第一存儲區(qū)塊rank0輸出的數(shù)據(jù)和從第二存儲區(qū)塊rank1輸出的數(shù)據(jù)。

在圖11中，周期t1指用于區(qū)別相應存儲區(qū)塊的命令信號的無效周期，并且周期t2指用于區(qū)別相應存儲區(qū)塊的數(shù)據(jù)的無效周期。周期t1和t2是為了便于描述而示出的，并且本發(fā)明原理的示例性實施例并不局限于此。

圖12是示出根據(jù)本發(fā)明原理的示例性實施例，在dimm的一側(cè)上形成單存儲區(qū)塊的存儲模塊的示意圖。

參考圖12，多個半導體存儲設備2010、2020、2030和2040安裝于dimm2000a的一側(cè)上。多個半導體存儲設備2010、2020、2030和2040中的每個可以是例如dram。當不執(zhí)行存儲區(qū)塊交錯操作時，多個半導體存儲設備2010、2020、2030和2040可以構(gòu)成單存儲區(qū)塊。即，多個半導體存儲設備2010、2020、2030和2040可以在第一存儲區(qū)塊rank0中運行。

圖13是示出根據(jù)本發(fā)明原理的示例性實施例，包含作為雙存儲區(qū)塊運行的安裝于dimm的一側(cè)上的芯片的存儲模塊的示意圖。

參考圖13，多個存儲體組2012、2014、2022、2024、2032、2034、2042和2044安裝于dimm2000b的一側(cè)上。在此，兩個存儲體組2012和2014可以由一個存儲晶片(或者一個存儲芯片)實現(xiàn)。即，根據(jù)本發(fā)明原理的示例性實施例，可以將圖12所示半導體存儲設備2010劃分為兩個存儲體組。兩個存儲體組中的每個可以被獨立地訪問。例如，在示例性實施例中，兩個存儲體組中的每個可以被獨立地訪問，如同其是分立的存儲芯片。在這種情況下，兩個存儲體組的總存儲容量可以等于圖12所示半導體存儲設備2010的存儲容量。

因此，當執(zhí)行存儲區(qū)塊交錯操作時，多個存儲體組2012、2014、2022、2024、2032、2034、2042和2044在雙存儲區(qū)塊中操作。即，多個存儲體組2012、2014、2022、2024、2032、2034、2042和2044中的多個存儲體組2012、2022、2032和2042可以屬于第一存儲區(qū)塊rank0。此外，多個存儲體組2012、2014、2022、2024、2032、2034、2042和2044中的多個存儲體組2014、2024、2034和2044可以屬于第二存儲區(qū)塊rank1。

圖14示出根據(jù)本發(fā)明原理的示例性實施例，安裝于存儲模塊上的封裝的型式。

圖14所示的存儲模塊可以是例如dimm、寄存dimm(rdimm)或者完全緩存dimm(fbdimm)。圖14的示例性實施例示出提供3個存儲區(qū)塊rank0、rank1、和rank2的存儲模塊。然而，本發(fā)明原理的示例性實施例并不局限于此。

在示例性實施例中，當根據(jù)本發(fā)明原理的示例性實施例，配置存儲模塊的每個dram以執(zhí)行存儲區(qū)塊交錯操作時，可以將3個存儲區(qū)塊rank0、rank1、和rank2用作6個存儲區(qū)塊或者9個存儲區(qū)塊。

參考圖14，存儲模塊可以包含印刷電路板150、多個ddp和多個mdp。

第一晶片d1和第二晶片d2可以封裝于一個ddp中。ddp可以安裝于印刷電路板150的一側(cè)上。在示例性實施例中，ddp可以提供2個存儲區(qū)塊rank0和rank1。當執(zhí)行存儲區(qū)塊交錯操作時，每個ddp可以提供4個存儲區(qū)塊。

1個晶片d3可以封裝于1個mdp中。mdp可以相對于ddp安裝于印刷電路板150的對側(cè)上。在示例性實施例中，mdp可以構(gòu)成1個存儲區(qū)塊rank2。當執(zhí)行存儲區(qū)塊交錯操作時，每個mdp可以提供2個存儲區(qū)塊。

每個ddp可以包含：印刷電路板pcb1、存儲晶片d1和d2、鍵合線bw1、模制件(molding)m1、以及焊球sb1。在印刷電路板pcb1上，存儲晶片d1可以層疊于存儲晶片d2上，反之亦然。存儲晶片d1和d2中的每個可以通過鍵合線bw1連接到印刷電路板pcb1。通過封裝印刷電路板pcb1、存儲晶片d1和d2以及鍵合線bw1，模制件m1可以保護印刷電路板pcb1、存儲晶片d1和d2以及鍵合線bw1。

焊球sb1可以通過印刷電路板pcb1和鍵合線bw1與存儲晶片d1和d2電連接。焊球sb1可以與印刷電路板150電連接。

ddp的存儲晶片d1可以構(gòu)成一個存儲區(qū)塊rank0，并且ddp的存儲晶片d2可以構(gòu)成另一個存儲區(qū)塊rank1。

每個mdp可以包含：印刷電路板pcb2、存儲晶片d3、鍵合線bw2、模制件m2、以及焊球sb2。存儲晶片d3可以安裝于印刷電路板pcb2上。存儲晶片d3可以通過鍵合線bw2連接到印刷電路板pcb2。通過封裝印刷電路板pcb2、存儲晶片d3以及鍵合線bw2，模制件m2可以保護印刷電路板pcb2、存儲晶片d3以及鍵合線bw2。焊球sb2可以通過印刷電路板pcb2和鍵合線bw2與存儲晶片d3電連接。焊球sb2可以與印刷電路板150電連接。

mdp的存儲晶片d3可以構(gòu)成一個存儲區(qū)塊rank2。在示例性實施例中，異質(zhì)存儲封裝(例如，mdp和ddp)可以用在存儲模塊中。然而，本發(fā)明原理的示例性實施例并不局限于此。例如，在示例性實施例中，一種存儲封裝(例如，或者mdp或者ddp)可以用在存儲模塊中。

圖14所示的示例性實施例示出用在存儲模塊中的ddp和mdp。然而，本發(fā)明原理的示例性實施例并不局限于圖14所示的封裝。例如，在示例性實施例中，ddp可以包含兩個存儲晶片d1和d2或者三個或者更多個的存儲晶片。可以根據(jù)各種其他封裝方法改變詳細結(jié)構(gòu)，諸如，ddp的地點和連接方法。mdp可以包含一個存儲晶片d3?？梢愿鶕?jù)各種其他封裝方法改變詳細結(jié)構(gòu)，諸如，mdp的地點和連接方法。

圖15是示出根據(jù)本發(fā)明原理的示例性實施例，公共地通過其施加rdimm的命令/地址信號的通路的圖。

根據(jù)本發(fā)明原理的示例性實施例，命令/地址信號c/a通常可以施加到多個半導體存儲設備2010和2020。命令/地址信號c/a可以公共地用在每個半導體存儲設備的存儲區(qū)中。

參考圖15，存儲模塊1500可以是rdimm。存儲模塊1500可以包含多個半導體存儲設備2010和2020以及命令/地址寄存器1931c。

半導體存儲設備2010的輸入/輸出端可以連接到芯片的輸入/輸出引腳dq_g。如圖15所示，命令/地址寄存器1931c可以連接到命令/地址傳輸線ca，并且可以將命令/地址信號c/a提供到半導體存儲設備2010和2020。模塊終接電阻器單元1932c和1933c可以布置于命令/地址傳輸線ca的對置端。此外，命令/地址寄存器1931c可以以菊花鏈連接方式連接到半導體存儲設備2010和2020。

圖16是示出根據(jù)本發(fā)明原理的示例性實施例，通過其施加rdimm的命令/地址信號的通路的圖。

根據(jù)本發(fā)明原理的示例性實施例，可以公共地將命令/地址信號c/a施加到多個半導體存儲設備2010和2020。命令/地址信號c/a可以公共地用在每個半導體存儲設備的存儲區(qū)中。

參考圖16，存儲模塊1600可以是rdimm。存儲模塊1600可以包含多個半導體存儲設備2010和2020以及命令/地址寄存器1931d。

半導體存儲設備2010的輸入/輸出端可以連接到芯片的輸入/輸出引腳dq_g。

如圖16所示，命令/地址寄存器1931d可以連接到命令/地址傳輸線ca，并且可以將命令/地址信號提供到半導體存儲設備2010和2020。模塊終接電阻器單元1932d可以安裝于命令/地址傳輸線ca的端部。此外，命令/地址寄存器1931d可以以飛躍(fly-by)或者菊花鏈連接方式連接到半導體存儲設備2010和2020。

圖17是根據(jù)本發(fā)明原理的示例性實施例，包含存儲模塊的示例性計算系統(tǒng)的方框圖。

參考圖17，計算系統(tǒng)可以包含：主機500，該主機500包含內(nèi)部存儲器控制器(imc)1001；連接到主機500的總線50；以及連接到總線50的多個存儲模塊2000－1、2000－2和2000－n。在圖17所示的示例性實施例中，n是至少等于3的自然數(shù)。然而，該計算系統(tǒng)的存儲模塊的數(shù)量并不局限于圖17所示的示例性實施例。例如，在示例性實施例中，計算系統(tǒng)可以僅包含存儲模塊2000－1，或者僅包含存儲模塊2000－1和2000－2。

根據(jù)本發(fā)明原理的示例性實施例，多個半導體存儲設備2010和2020可以安裝于存儲模塊2000－1的一側(cè)上。多個半導體存儲設備2010和2020中的每個可以由單芯片實現(xiàn)。多個半導體存儲設備2010和2020可以屬于單存儲區(qū)塊。

此外，可以獨立訪問的其每個由單個芯片實現(xiàn)并且其每個具有兩個存儲體組2012和2014的多個半導體存儲設備可以安裝于存儲模塊2000－2的一側(cè)上。這兩個存儲體組2012和2014可以屬于雙存儲區(qū)塊。

此外，可以獨立訪問的其每個由單個芯片實現(xiàn)并且其每個具有四個存儲體組2012a、2012b、2014a和2014b的多個半導體存儲設備可以安裝于存儲模塊2000－n的一側(cè)上。盡管在單個芯片上實現(xiàn)4個存儲體組，但是四個存儲體組中的每個可以按照分立的芯片來操作。四個存儲體組可以屬于四存儲區(qū)塊。

根據(jù)本發(fā)明原理的示例性實施例，可以在以芯片型式安裝于存儲模塊上的半導體存儲設備中執(zhí)行存儲區(qū)塊交錯操作，其可以改善存儲模塊的靈活性。

盡管參考本發(fā)明的示例性實施例具體示出并且描述了本發(fā)明原理，但是本技術領域內(nèi)的技術人員應當明白，可以在形式和細節(jié)方面進行各種變更，而不脫離所附權利要求書限定的本發(fā)明原理的范圍。