本發(fā)明涉及數(shù)字組合邏輯電路，尤其涉及一種基于可逆邏輯門的4位可逆加/減法

器，即數(shù)字電路超前進位加/減法器。

背景技術(shù)：

Moore預言集成電路的發(fā)展規(guī)律遵循指數(shù)規(guī)律，即摩爾定律，據(jù)數(shù)據(jù)統(tǒng)計摩爾定律在幾十年里都近似成立。但是大多數(shù)業(yè)內(nèi)人士都認為摩爾定律即將失效，其主要原因包括：隨著單位面積內(nèi)器件數(shù)的增加，產(chǎn)生熱量會越來越多，導致集成電路的發(fā)展受到影響。Landauer最早提出了能耗問題主要來源于計算的不可逆，并指出每一位的不可逆信息被擦除會產(chǎn)生kTlg2焦的熱量(其中k是玻爾茲曼常數(shù)、T是熱力學溫度)，由此可逆計算成為人們關(guān)注的焦點。加法器、減法器是中央處理器的執(zhí)行單元，是中央處理器最重要的組成部分。因此加法器、減法器的性能可以很大程度地代表整個計算機的性能。加法是數(shù)值計算和數(shù)據(jù)分析中最常用的運算之一。加法器是電子系統(tǒng)中常用的基本單元電路之一，廣泛應用于數(shù)字信號處理和數(shù)字系統(tǒng)設計中。傳統(tǒng)的超前進位加法器能高速執(zhí)行加法運算，能夠避免進位逐位計算帶來的延遲。傳統(tǒng)加法器的不可逆計算過程中會有信息位擦除，導致能量損失與電路功耗。低功耗與無損耗的數(shù)字電路研究是目前的學術(shù)前沿與研究熱點，對于促進超大規(guī)模數(shù)字集成電子系統(tǒng)技術(shù)發(fā)展具有重要作用。

CN1128071公開的一種超前進位加法器，用于將加數(shù)和被加數(shù)相加，并生成最終加合，所述加數(shù)、被加數(shù)以及最終加合為多位二進制數(shù)，將加數(shù)和被加數(shù)中同級的位組成列。該加法器有至少一個數(shù)據(jù)簡化級，它利用簡化了的加數(shù)和被加數(shù)生成最終簡化的加合，一個合成/增加計算級利用簡化加數(shù)和被加數(shù)計算加合和增加數(shù)據(jù)。一個進位合成級利用合成和增加數(shù)據(jù)生成至少一個進位。最終加合計算級利用簡化了的加數(shù)，被加數(shù)及最終進位計算最終加合。但是，這種超前進位加法器功耗較高，沒有使用可逆邏輯原則，也沒有在電路中使用可逆邏輯門來使功耗降低。

CN 103235710A公開的一種可逆邏輯超前進位加法器，由四級4位可逆超前進位加法器級聯(lián)構(gòu)成，每一級4位可逆超前進位加法器分別計算本級的4位本位運算結(jié)果以及相對應的進位輸出將第一進位輸出、第二進位輸出、第三進位輸出分別輸入下一級4位可逆超前進位加法器相應的進位輸入端作為其進位輸入，第四進位輸出進位輸出作為16位可逆超前進位加法器的進位輸出。其使用可逆邏輯的設計方法，來實現(xiàn)16位的超前進位加法器。能夠大幅度減少電路延時。同時，遵循可逆邏輯理論的電路設計能夠減少能量損耗甚至完全杜絕電路損耗。但是這種可逆超前進位加法器由于電路綜合技術(shù)的局限，所生成電路具有量子代價高，輸入/輸出引腳多等缺點，電路復雜度較高。

因此，現(xiàn)有的可逆邏輯超前進位加法器存在著進一步改進的需求。

技術(shù)實現(xiàn)要素：

本發(fā)明針對現(xiàn)有數(shù)字電路中器件功耗高的缺陷提供一種基于可逆邏輯門的4位可逆加/減法器，能夠大幅度減小器件的功耗，降低延時，同時具有加法、減法功能，并具有量子代價低、傳輸引腳少的特點。

本發(fā)明所述的一種基于可逆邏輯門的4位可逆加/減法器，包括一個4位可逆超前進位加法器，其特征是：還包括一個4位可逆數(shù)值比較器，該4位可逆數(shù)值比較器與所述4位可逆超前進位加法器連接；還包括一個4位可逆控制電路，該4位可逆控制電路分別與所述4位可逆超前進位加法器和4位可逆控制電路連接；其量子代價QC＝82+41+107＝230，輸入/輸出引腳16；輸入引腳包含：一個進位輸入端Cin、一個控制端Ctrl、6個常量輸入端均為‘0’，操作數(shù)A、B各4位；輸出引腳包含：10個垃圾輸出位、1個進位輸出端Cout、一個正負標志位sign’(sign的取反)、4位輸出‘和/差’。

進一步，所述可逆超前進位加法器，由7個CNOT門、9個3*3Toffoli門、4個Peres門、3個4*4Toffoli門級聯(lián)構(gòu)成，其量子代價QC＝1*7+5*9+4*4+13*3＝107，輸入/輸出引腳為14；輸入引腳包含：一個進位輸入端Cin,5個常量輸入端均為‘0’，操作數(shù)A、B各4位；輸出引腳包含：9個垃圾輸出位G，1個進位輸出端Cout,4位輸出‘和’S0、S1、S2、S3。

進一步，所述4位可逆比較器，由8個NOT門、4個CNOT門、9個3*3Toffoli門、3個Peres門、1個4*4Toffoli門級聯(lián)構(gòu)成，量子代價QC＝1*8+1*4+5*9+4*3+13*1＝82,輸入/輸出引腳為14，輸入引腳包含：6個常量輸入端均為‘0’，操作數(shù)A、B各4位；輸出引腳包含：其中13個輸出端與對應輸入端相等，1個輸出端sign輸出兩個二進制數(shù)比較的結(jié)果。

進一步，所述4位可逆控制電路，由1個NOT門，8個3*3Toffoli門級聯(lián)構(gòu)成，量子代價QC＝1*1+5*8＝41，輸入/輸出引腳為10；輸入引腳包含：1個輸入控制Ctrl，1個輸入控制sign，操作數(shù)A、B各4位；輸出引腳包含：1個垃圾輸出，1個‘差’正負標志位sign’，操作數(shù)A、B取反后的結(jié)果各A’、B’4位。

本發(fā)明的有益效果：由于在4位可逆超前進位加法器的基礎(chǔ)上設置了一個同時具有加法、減法操作運算功能的4位可逆加/減法器。能夠?qū)崿F(xiàn)資源復用，降低電路復雜度。并且在4位可逆控制電路中設置了一條用以控制選擇加法/減法操作的傳輸線路，引出控制端口Ctrl，即控制端輸入‘0’則進行加法運算，控制端輸入‘1’則選擇減法運算。

由于可逆超前進位加法器各級的進位彼此獨立產(chǎn)生，只與輸入數(shù)據(jù)和來自低位的進位有關(guān)，將各級間的進位級聯(lián)傳播給去掉了，因此減小了進位產(chǎn)生的延遲。

由于建立在4位可逆超前進位加法器的基礎(chǔ)上，通過對較小的二進制數(shù)進行取補碼相加實現(xiàn)的。因此，本發(fā)明設置了一個4位可逆比較器和一個具有取反功能的4位可逆控制電路。其中，對常規(guī)的4位二進制數(shù)比較器功能進行改變：保留判斷“小于”的功能，舍去不必要的‘大于’‘等于’的判斷功能，因而簡化了電路的復雜度。

由于采用部分可逆邏輯門對電路的輸出端功能進行改變，實現(xiàn)除sign端外的其他輸出端均與輸入端相等，以供下一級電路使用，從而減少了垃圾輸出，減少了電路輸入/輸出引腳。

由于對4為可逆比較器做如下改變：1)保留判斷“小于”的功能，舍去不必要的‘大于’、‘等于’的判斷功能，原理在于：判斷兩個二進制操作數(shù)A,B大小，若A<B則輸出端sign＝1,否則sign＝0；2)采用部分可逆邏輯門對電路的輸出端功能進行改變，使除sign端外的其他輸出端均與輸入端相等，以供下一級電路使用從而減少了垃圾輸出，簡化了電路輸入/輸出引腳。

附圖說明

圖1是NOT門的結(jié)構(gòu)示意圖；

圖2是CNOT門的結(jié)構(gòu)示意圖；

圖3是3*3Toffoli門的結(jié)構(gòu)示意圖；

圖4是4*4Toffoli門的結(jié)構(gòu)示意圖；

圖5是Peres門的結(jié)構(gòu)示意圖；

圖6是本發(fā)明的結(jié)構(gòu)示意圖；

圖7是4位可逆超前進位加法器結(jié)構(gòu)原理圖；

圖8是4位可逆比較器結(jié)構(gòu)原理圖；

圖9是4位可逆控制電路結(jié)構(gòu)原理圖。

圖中：1－NOT門，2－CNOT，3－3*3Toffoli門，4－4*4Toffoli門，5－Peres門，6－4位可逆數(shù)值比較器，7－4位可逆控制電路，8－4位可逆超前進位加法器。

具體實施方式

下面結(jié)合附圖對本發(fā)明做進一步的描述。

參見圖1至圖9，所述一種基于可逆邏輯門的4位可逆加/減法器，是基于Toffoli門族完成的。涉及：NOT門1、CNOT門2、3*3Toffoli門3、4*4Toffoli門4、Peres門5。

所述NOT門1，為單輸入/輸出可逆門，量子代價為1，具有對輸入的取反功能，參見圖1。

所述CNOT門2(又稱控非門，control-not gate)，為兩輸入/輸出門，量子代價為1，包含一個控制位和一個目標位，控制位為1時目標位取反，參見圖2。

所述3*3Toffoli門3，(又稱“控-控-非”門，controlled-controlled-not(CCNOT)gate)，為三輸入/輸出門，量子代價為5，包含兩個控制位，一個目標位，控制都取1時目標位取反，參見圖3。

所述4*4Toffoli門4，為四輸入/輸出門，量子代價為13，包含三個控制位，一個目標位，控制都取1時目標位取反，參見圖4。

所述Peres門5，為三輸入/輸出門，量子代價為4，由一個CNOT門和一個Toffoli門構(gòu)成，可同時實現(xiàn)CNOT門和Toffoli門功能，參見圖5。

本發(fā)明所述的一種基于可逆邏輯門的4位可逆加/減法器(參見圖6)，包括一個4位可逆超前進位加法器8，其實質(zhì)性特點是：還包括一個4位可逆數(shù)值比較器6，該4位可逆數(shù)值比較器與所述4位可逆超前進位加法器8連接；還包括一個4位可逆控制電路7，該4位可逆控制電路分別與所述4位可逆超前進位加法器8和4位可逆控制電路7連接；其量子代價QC＝82+41+107＝230，其中，4位可逆比較器的量子代價為82、4位可逆控制電路的量子代價為41、4位可逆超前進位加法器的量子代價為107；輸入/輸出引腳16，輸入引腳包含：一個進位輸入端Cin、一個控制端Ctrl、6個常量輸入端均為‘0’，操作數(shù)A、B各4位；輸出引腳包含：10個垃圾輸出位、1個進位輸出端Cout、一個正負標志位sign’、4位輸出‘和/差’。

所述可逆超前進位加法器8(參見圖7)，由7個CNOT門2、9個3*3Toffoli門3、4個Peres門5、3個4*4Toffoli門4級聯(lián)構(gòu)成，其量子代價QC＝1*7+5*9+4*4+13*3＝107，輸入/輸出引腳為14；輸入引腳包含：一個進位輸入端Cin,5個常量輸入端均為‘0’，操作數(shù)A、B各4位；輸出引腳包含：9個垃圾輸出位G，1個進位輸出端Cout,4位輸出‘和’S0、S1、S2、S3，。

所述可逆超前進位加法器各級的進位彼此獨立產(chǎn)生，只與輸入數(shù)據(jù)和來自低位的進位有關(guān)，將各級間的進位級聯(lián)傳播給去掉了，因此減小了進位產(chǎn)生的延遲。

本發(fā)明的減法器是在建立在4位可逆超前進位加法器的基礎(chǔ)上，通過對較小的二進制數(shù)進行取補碼相加實現(xiàn)的，進位輸入設置為‘1’。因此要實現(xiàn)減法功能還需要一個4位可逆比較器和一個具有取反功能的4位可逆控制電路。同時為了保留電路的加法功能，需要對4位可逆比較器和4位可逆控制電路結(jié)構(gòu)進行處理。

所述4位可逆比較器6(參見圖8)，由8個NOT門1、4個CNOT門2、9個3*3Toffoli門3、3個Peres門5、1個4*4Toffoli門4級聯(lián)構(gòu)成，量子代價QC＝1*8+1*4+5*9+4*3+13*1＝82,輸入/輸出引腳為14，輸入引腳包含：6個常量輸入端均為‘0’，操作數(shù)A、B各4位；輸出引腳包含：其中13個輸出端與對應輸入端相等，1個輸出端sign輸出兩個二進制數(shù)比較的結(jié)果。

本發(fā)明對4為可逆比較器做如下改變：1)保留判斷“小于”的功能，舍去不必要的‘大于’、‘等于’的判斷功能，原理在于：判斷兩個二進制操作數(shù)A,B大小，若A<B則輸出端sign＝1,否則sign＝0，參見圖4；2)采用部分可逆邏輯門對電路的輸出端功能進行改變，使除sign端外的其他輸出端均與輸入端相等，以供下一級電路使用，減少了垃圾輸出，簡化了電路輸入/輸出引腳。

所述4位可逆控制電路(參見圖9)，由1個NOT門1，8個3*3Toffoli門3級聯(lián)構(gòu)成，量子代價QC＝1*1+5*8＝41，輸入/輸出引腳為10；輸入引腳包含：1個輸入控制Ctrl，1個輸入控制sign，操作數(shù)A、B各4位；輸出引腳包含：1個垃圾輸出，1個‘差’正負標志位sign’，操作數(shù)A、B取反后的結(jié)果各A’、B’4位。所述4位可逆控制電路的功能在于：根據(jù)輸入端Ctrl的值決定是否對二進制數(shù)取反；并在比較器工作之后，根據(jù)輸出端sign端的值來選擇對第一操作數(shù)A取補碼還是對第二操作數(shù)B取補碼。

本發(fā)明對所述的4位可逆控制電路具有有選擇性地對二進制數(shù)取反的功能，由輸入端Ctrl、sign判斷對哪一個操作數(shù)取反，其中Ctrl端具有優(yōu)先級，Ctrl＝1，可實現(xiàn)取反工作，即可實現(xiàn)減法操作；Ctrl＝0，不可實現(xiàn)取反操作，即可實現(xiàn)加法操作。Ctrl端為整個電路的加法/減法工作模式選擇端口。sign端與上一級4位可逆比較器輸出sign相連，在Ctrl＝1情況下：sign＝1，即操作數(shù)A<B，對A取反；sign＝1，即操作數(shù)A>＝B，對B取反。

下面結(jié)合具體實施例，進一步闡述本發(fā)明。

本發(fā)明采用適合生成較大規(guī)模電路的ESOP(Exclusive OR Sum of Product)綜合方法，根據(jù)表達電路所需要實現(xiàn)功能的方程式，將Toffoli門一一映射到可逆網(wǎng)絡，所述4位可逆超前進位加法器由7個CNOT門2、9個3*3Toffoli門3、4個Peres門5、3個4*4Toffoli門4級聯(lián)構(gòu)成。其中，4個Peres門5構(gòu)成了4個半加器，用于實現(xiàn)兩個4位二進制操作數(shù)本位相加；4個Peres門5、前三個CNOT門2、9個3*3Toffoli門3與3個4*4Toffoli門4組成了4個獨立求解‘進位’C0、C1、C2、Cout的電路，C0、C1、C2無需在輸出中體現(xiàn)出來，所以視為垃圾輸出，后四個CNOT門2用于將半加器求的本位‘和’與低一位的‘進位’相加，電路具體級聯(lián)方式參照求‘和’與‘進位’的方程式?！汀蠼夥匠蹋?/p>

‘進位’求解方程：

所述4位可逆比較器由8個NOT門1、4個CNOT門2、9個3*3Toffoli門3、3個Peres門5、1個4*4Toffoli門4級聯(lián)構(gòu)成，從左至右，由前4個NOT門1、1個CNOT門2、4個3*3Toffoli門3、3個Peres門5、1個4*4Toffoli門4級聯(lián)而成的電路，用于比較操作數(shù)A是否小于B，具體級聯(lián)方法參照用于描述操作數(shù)A<B的方程。由后4個NOT門1、3個CNOT門2、5個3*3Toffoli門3級聯(lián)而成的電路，用于對電路的輸出端功能進行改變，使除sign端外的其他輸出端均與輸人端相等，以供4位可逆控制電路、4位可逆超前進位加法器再次使用，其原理在于：1)兩個可逆邏輯門的輸入/輸出數(shù)相同，且控制位和目標位所在位置一致，則稱這兩個可逆邏輯門為同型可逆邏輯門；2)任意偶(奇)個同型可逆邏輯門串聯(lián)，輸出結(jié)果均相同。奇數(shù)個同型可逆門串聯(lián)等同于一個同型可逆邏輯門的功能，偶數(shù)個同型可逆邏輯門串聯(lián)等同于空閑。

‘A<B’求解方程：

所述4位可逆控制電路由1個NOT門1和8個3*3Toffoli門3級聯(lián)構(gòu)成，8個3*3Toffoli門3控制位相同，分別對應兩個控制端口sign和Ctrl,用于控制屬否對操作數(shù)取反，每個3*3Toffoli門3目標位對應一位操作數(shù)，用于對操作數(shù)取反。1個NOT門1對控制端sign取反，用于區(qū)分對那一個操作數(shù)取反，即sign＝1時對4位操作數(shù)A取反，sign＝0時對操作數(shù)B去取反。