本發(fā)明涉及可重構(gòu)設(shè)計(jì)技術(shù)領(lǐng)域，具體涉及一種可重構(gòu)的信號處理器ASIC架構(gòu)及其重構(gòu)方法。

背景技術(shù)：

隨著數(shù)字芯片設(shè)計(jì)技術(shù)的持續(xù)發(fā)展以及芯片制造工藝水平的不斷提高，越來越多的高性能、低功耗通用處理器問世。雖然CPU和DSP等通用處理器能用于電子對抗數(shù)字信號處理，但是，由于其通用性和運(yùn)行基于指令流的特征，使其在功耗、面積和處理時間上面都有著較大的消耗。

相對而言，ASIC(Application Specific Integrated Circuit的英文縮寫，在集成電路界被認(rèn)為是一種為專門目的而設(shè)計(jì)的集成電路。)作為專用處理芯片，其內(nèi)部邏輯僅為實(shí)現(xiàn)某種特定的數(shù)字信號處理算法而設(shè)計(jì)，因而其在功耗、面積和處理時間等方面較通用處理器具有很大的優(yōu)勢。但是，因?yàn)槠鋬?nèi)部邏輯算法固定，往往只能適用于特定的外部環(huán)境，專用性強(qiáng)而適用性差。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問題是提供一種應(yīng)用于電子對抗的數(shù)字信號處理可重構(gòu)架構(gòu)及方法，針對現(xiàn)在電子對抗數(shù)字信號處理中，通用處理器功耗、面積、時間等代價大，而ASIC應(yīng)用環(huán)境單一、適用性差的問題，能在ASIC上實(shí)現(xiàn)多種數(shù)字信號處理算法的可重構(gòu)架構(gòu)。

本發(fā)明解決上述技術(shù)問題的技術(shù)方案如下：

一種可重構(gòu)的信號處理器ASIC架構(gòu)，包括RISC指令解析器、配置控制器、可重構(gòu)計(jì)算核心、數(shù)據(jù)存儲器、MCB及總線接口；所述總線接口、RISC指令解析器、配置控制器及可重構(gòu)計(jì)算核心通過控制總線依次連接形成控制通道，所述MCB、總線接口、數(shù)據(jù)存儲器及可重構(gòu)計(jì)算核心通過數(shù)據(jù)總線依次連接形成數(shù)據(jù)通道。

本發(fā)明的有益效果是：本發(fā)明可靈活配置為多種電子對抗信號處理器，應(yīng)用范圍廣泛；能以較低的功耗實(shí)現(xiàn)高性能的信號處理算法；采用RISC核和通用總線接口，使用方便。

進(jìn)一步，所述總線接口還連接RISC CPU形成控制通道,所述MCB還連接外部存儲器形成數(shù)據(jù)通道。

采用上述進(jìn)一步方案的有益效果是，提高接口通用性，減小芯片面積和復(fù)雜度。

進(jìn)一步，所述RISC指令解析器包括工作狀態(tài)寄存器和配置寄存器，RISC CPU通過總線訪問所述工作狀態(tài)寄存器，用于確認(rèn)目前RISC指令解析器的工作狀態(tài),當(dāng)工作狀態(tài)寄存器為空閑狀態(tài)時，RISC CPU向RISC指令解析器發(fā)送配置指令，待指令解析后將相應(yīng)配置信息存儲到配置寄存器。

采用上述進(jìn)一步方案的有益效果是，提升處理器工作的準(zhǔn)確性和穩(wěn)定性，確保處理器在進(jìn)行運(yùn)算的時候不被外部指令干擾，從而保證了計(jì)算結(jié)果的準(zhǔn)確性和穩(wěn)定性。

進(jìn)一步，所述配置控制器包括依次連接的配置狀態(tài)機(jī)、至少一個算法子控制器以及MUX，配置狀態(tài)機(jī)根據(jù)存儲到配置寄存器的配置信息，選擇相應(yīng)的算法子控制器，算法子控制器再根據(jù)配置信息通過MUX改變存儲資源和運(yùn)算資源的互連關(guān)系，實(shí)現(xiàn)該算法的電路配置。

采用上述進(jìn)一步方案的有益效果是，多種算法在硬件實(shí)現(xiàn)的時候會存在相當(dāng)部分的資源可以復(fù)用，通過改變資源的互聯(lián)關(guān)系，可以使用相同的資源實(shí)現(xiàn)不同的算法，完成信號處理器的重構(gòu)。

進(jìn)一步，所述可重構(gòu)計(jì)算核心包括加法器單元、乘法器單元、地址生成單元及互連網(wǎng)絡(luò)，所述加法器單元和乘法器單元均與所述互連網(wǎng)絡(luò)連接，通過所述互聯(lián)網(wǎng)絡(luò)分別連接配置控制器及數(shù)據(jù)存儲器。

采用上述進(jìn)一步方案的有益效果是，使用互連網(wǎng)絡(luò)實(shí)現(xiàn)計(jì)算單元間的連接，不同的連接關(guān)系就可以構(gòu)建不同的信號處理器電路。

進(jìn)一步，所述數(shù)據(jù)存儲器包括相互連接的存儲器開關(guān)網(wǎng)絡(luò)和全雙端RAM，所述存儲器開關(guān)網(wǎng)絡(luò)連接所述可重構(gòu)計(jì)算核心，所述全雙端RAM連接所述總線接口。

采用上述進(jìn)一步方案的有益效果是，使用存儲器開關(guān)網(wǎng)絡(luò)實(shí)現(xiàn)了片上存儲資源的復(fù)用，提高了存儲資源使用的效率，避免了芯片面積的浪費(fèi)。

進(jìn)一步，所述總線接口包括總線接口模塊和總線控制模塊，所述總線接口模塊連接所述數(shù)據(jù)存儲器，所述總線控制模塊連接所述RISC指令解析器，所述總線接口通信協(xié)議使用通用標(biāo)準(zhǔn)總線協(xié)議。

采用上述進(jìn)一步方案的有益效果是，總線接口，包括總線接口模塊和總線控制模塊，主要實(shí)現(xiàn)外部RISC CPU、外部存儲器與ASIC之間的數(shù)據(jù)通信；總線接口使用通用標(biāo)準(zhǔn)總線協(xié)議，從而能夠與兼容此總線協(xié)議的其他處理器直接通信，使用更為方便。

此外，本發(fā)明還提供了另一種方案：

一種可重構(gòu)的信號處理器ASIC架構(gòu)的重構(gòu)方法，包括以下步驟：

(1)外部RISC CPU通過總線接口查詢RISC指令解析器的工作狀態(tài)寄存器，當(dāng)查詢到工作狀態(tài)寄存器處于空閑狀態(tài)時，外部RISC CPU向RISC指令解析器發(fā)出配置指令；

(2)RISC指令解析器對配置指令進(jìn)行解析，生成相應(yīng)的配置信息，并存儲到配置寄存器；

(3)配置控制器根據(jù)配置寄存器中的配置信息對地址生成單元、互連網(wǎng)絡(luò)以及可重構(gòu)計(jì)算核心進(jìn)行配置，生成相應(yīng)的電路結(jié)構(gòu)，并對相應(yīng)的數(shù)據(jù)流進(jìn)行選通；

(4)配置控制器完成配置后，RISC指令解析器根據(jù)配置信息中的數(shù)據(jù)總量及運(yùn)算類型信息配置外部存儲控制器MCB；

(5)外部存儲控制器MCB根據(jù)配置要求將系數(shù)數(shù)據(jù)從外部存儲器中導(dǎo)入，并進(jìn)行相應(yīng)的運(yùn)算處理，運(yùn)算完成后，RISC指令解析器查看運(yùn)算結(jié)果的數(shù)量及位置信息，配置外部存儲控制器MCB；

(6)外部存儲控制器MCB配置完成后，將運(yùn)算結(jié)果發(fā)送至外部存儲器中，且更新RISC指令解析器的工作狀態(tài)寄存器的工作狀態(tài)，并向外部RISC CPU發(fā)出中斷請求。

附圖說明

圖1為本發(fā)明可重構(gòu)的信號處理器ASIC架構(gòu)圖；

圖2為本發(fā)明可重構(gòu)的信號處理器ASIC配置控制器原理框圖；

圖3為本發(fā)明可重構(gòu)的信號處理器ASIC可重構(gòu)計(jì)算核心圖；

圖4為本發(fā)明可重構(gòu)的信號處理器工作流程圖。

具體實(shí)施方式

以下結(jié)合附圖對本發(fā)明的原理和特征進(jìn)行描述，所舉實(shí)例只用于解釋本發(fā)明，并非用于限定本發(fā)明的范圍。

如圖1所示，一種可重構(gòu)的信號處理器ASIC架構(gòu)，包括：RISC指令解析器、配置控制器、可重構(gòu)計(jì)算核心、數(shù)據(jù)存儲器、MCB(Memory Controller Block的英文縮寫，意為存儲控制器)及總線接口；總線接口、RISC指令解析器、配置控制器及可重構(gòu)計(jì)算核心通過控制總線依次連接形成控制通道，總線接口、MCB、數(shù)據(jù)存儲器及可重構(gòu)計(jì)算核心通過數(shù)據(jù)總線依次連接形成數(shù)據(jù)通道。

RISC指令解析器，內(nèi)部包含工作狀態(tài)寄存器和配置寄存器，RISC CPU可以通過總線訪問工作狀態(tài)寄存器，從而確認(rèn)目前ASIC的工作狀態(tài)。當(dāng)查詢到工作狀態(tài)為空閑狀態(tài)時，RISC CPU向ASIC發(fā)出配置指令。ASIC通過總線接收RISC CPU發(fā)出的指令，由RISC指令解析器根據(jù)通信協(xié)議解析出相應(yīng)的配置控制器指令，然后將相應(yīng)配置信息傳入配置寄存器。

如圖2所示，配置控制器包括依次連接的配置狀態(tài)機(jī)、至少一個算法子控制器以及MUX，配置狀態(tài)機(jī)根據(jù)配置信息，選擇相應(yīng)的算法子控制器，算法子控制器再根據(jù)配置信息通過MUX(Multiplexer的英文縮寫，意為多路復(fù)用器)改變存儲資源和運(yùn)算資源的互連關(guān)系，實(shí)現(xiàn)該算法的電路配置。

如圖3所示，可重構(gòu)計(jì)算核心提供實(shí)現(xiàn)多種算法所需要的資源，主要包括加法器單元、乘法器單元、地址生成單元(AGU)和互連網(wǎng)絡(luò)等，加法器單元和乘法器單元均與互連網(wǎng)絡(luò)連接，通過互聯(lián)網(wǎng)絡(luò)分別連接配置控制器及數(shù)據(jù)存儲器。

數(shù)據(jù)存儲器，提供數(shù)據(jù)和系數(shù)存儲空間。數(shù)據(jù)存儲器統(tǒng)一編址，由存儲器開關(guān)網(wǎng)絡(luò)和36Kb雙口RAM實(shí)現(xiàn)，存儲器開關(guān)網(wǎng)絡(luò)連接可重構(gòu)計(jì)算核心，36Kb雙口RAM連接總線接口。

MCB，主要實(shí)現(xiàn)總線接口與外部存儲器之間的數(shù)據(jù)通信。外部使用DDR3SDRAM緩存數(shù)據(jù)，MCB將完成DDR3SDRAM讀寫的控制以及AXI4總線讀寫指令的接收與數(shù)據(jù)的傳輸。

總線接口，主要實(shí)現(xiàn)外部RISC處理器、外部存儲器與ASIC之間的數(shù)據(jù)通信?？偩€接口使用AXI4總線協(xié)議，包括AXI4總線接口模塊與AXI4總線控制模塊。AXI4總線接口模塊擁有5個獨(dú)立的傳輸通道，分別為讀地址通道、讀數(shù)據(jù)通道、寫地址通道、寫數(shù)據(jù)通道和寫響應(yīng)通道。獨(dú)立的傳輸通道能夠同時讀/寫傳輸，具有更小的傳輸延遲。AXI4總線控制模塊包括AXI總線仲裁器單元，讀突發(fā)單元和寫突發(fā)單元，主要完成對多個設(shè)備申請使用總線時的總線仲裁，以及端口的讀/寫控制和讀/寫地址的生成，從而實(shí)現(xiàn)不同設(shè)備之間的數(shù)據(jù)交互。

本發(fā)明可靈活配置為多種電子對抗信號處理器，應(yīng)用范圍廣泛；能以較低的功耗實(shí)現(xiàn)高性能的信號處理算法；采用RISC核和通用總線接口，使用方便。

如圖4所示，采用上述架構(gòu)進(jìn)行數(shù)字信號處理的重構(gòu)方法，包括：

(1)外部RISC處理器通過總線接口查詢ASIC中RISC指令解析器的工作狀態(tài)寄存器，當(dāng)查詢到所述工作狀態(tài)寄存器處于空閑狀態(tài)時，外部RISC處理器通過AXI4總線向ASIC發(fā)出配置指令；

(2)RISC指令解析器對所述配置指令進(jìn)行解析，生成相應(yīng)配置信息，并存儲在配置寄存器中；

(3)配置控制器根據(jù)配置寄存器中的配置信息對地址生成單元、互連網(wǎng)絡(luò)、可重構(gòu)計(jì)算核心進(jìn)行配置，生成相應(yīng)的電路結(jié)構(gòu)，并對相應(yīng)數(shù)據(jù)流進(jìn)行選通；

(4)配置控制器完成配置后RISC指令解析器根據(jù)所述配置信息中的數(shù)據(jù)總量及運(yùn)算類型信息配置MCB；

(5)MCB根據(jù)配置要求將系數(shù)數(shù)據(jù)從外部DDR3SDRAM存儲器中導(dǎo)入數(shù)據(jù)進(jìn)行相應(yīng)的運(yùn)算處理，運(yùn)算完成后，所述RISC指令解析器查看運(yùn)算結(jié)果的數(shù)量及位置信息，再次配置MCB；

(6)MCB再次配置完成后，將運(yùn)算結(jié)果發(fā)送至外部存儲器中，將更新所述RISC指令解析器的狀態(tài)寄存器的工作狀態(tài)(忙閑位置0，工作完成位置1)，并向外部RISC CPU發(fā)出中斷請求。

以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。