系統(tǒng)級芯片及其設(shè)計方法
【專利摘要】本發(fā)明提供了一種系統(tǒng)級芯片及其設(shè)計方法，該系統(tǒng)級芯片包括第一部分電路和第二部分電路，其中，所述第一部分電路包括一個或多個SOC數(shù)字部件；所述第二部分電路包括一個或多個SOC模擬部件；所述第一部分電路和第二部分電路設(shè)置在不同的版圖、裸片、芯片或者可編程器件上，所述第一部分電路和第二部分電路之間通過通信接口連接。本發(fā)明能夠使得SOC在工藝節(jié)點升級過程中答復(fù)降低設(shè)計成本、縮短產(chǎn)品上市時間、降低流片風(fēng)險。
【專利說明】系統(tǒng)級芯片及其設(shè)計方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及SOC技術(shù)，尤其涉及一種系統(tǒng)級芯片及其設(shè)計方法。
【背景技術(shù)】
[0002]現(xiàn)有的系統(tǒng)級芯片(SOC，System on Chip)設(shè)計方法，通常將各種數(shù)字邏輯IP以及各種模擬單元IP都集成在單一芯片上，以最大限度的提高集成度。其中，數(shù)字邏輯IP可以包括中央處理器(CPU)、數(shù)字信號處理器(DSP )、計數(shù)器(HMER)、看門狗(WATCHDOG)等各種事務(wù)處理單元，圖形、視頻、音頻、加解密等各種計算單元，SDMMC、通用異步收發(fā)傳輸器(UART)、串行外設(shè)接口(SPI)等各種數(shù)字接口，通用串行總線(USB)、PCIe, SATA、HDMI等各種高速串行接口的協(xié)議層以及連接各個設(shè)備的片上總線，但并不限于此；模擬單元IP可以包括模數(shù)轉(zhuǎn)轉(zhuǎn)器(ADC)、數(shù)模轉(zhuǎn)換器(DAC)，系統(tǒng)、音視頻鎖相環(huán)(PLL)以及各種高速串行接口的物理層(PHY)，但并不限于此。將所有以上所述模塊都集成在單一芯片上雖然能提高集成度，但問題也隨之而來。
[0003]隨著近年來主流工藝節(jié)點的不斷提升，芯片公司為跟上主流工藝節(jié)點以降低流片成本或者為了獲得更高的系統(tǒng)頻率，SOC產(chǎn)品通常需要不斷地更換流片工藝。在更換流片工藝的過程中，數(shù)字邏輯部分IP的升級通常很少帶來成本的增加和潛在風(fēng)險，但模擬單元IP通常需要重新設(shè)計或者獲得授權(quán)，往往導(dǎo)致這些模擬單元IP的研發(fā)費用或授權(quán)費用極高；而且芯片的升級再流片會延誤產(chǎn)品的上市時間，一旦出現(xiàn)問題，損失將及其嚴重。

【發(fā)明內(nèi)容】

[0004]本發(fā)明要解決的技術(shù)問題是提供一種系統(tǒng)級芯片及其設(shè)計方法，能夠使得SOC在工藝節(jié)點升級過程中大幅降低設(shè)計成本、縮短產(chǎn)品上市時間、降低流片風(fēng)險。
[0005]為解決上述技術(shù)問題，本發(fā)明提供了一種系統(tǒng)級芯片，包括第一部分電路和第二部分電路，其中，
[0006]所述第一部分電路包括一個或多個SOC數(shù)字部件；
[0007]所述第二部分電路包括一個或多個SOC模擬部件；
[0008]所述第一部分電路和第二部分電路設(shè)置在不同的版圖、裸片、芯片或者可編程器件上，所述第一部分電路和第二部分電路之間通過通信接口連接。
[0009]根據(jù)本發(fā)明的一個實施例，所述第一部分電路和第二部分電路共享同一外部存儲器。
[0010]根據(jù)本發(fā)明的一個實施例，所述通信接口為SERDES接口，所述第一部分電路包括:
[0011]第一SERDES 接口；
[0012]第一通用SERDES數(shù)據(jù)鏈路層，與所述第一 SERDES接口連接；
[0013]所述第二部分電路包括:
[0014]第二 SERDES接口，與所述第一 SERDES接口物理連接；[0015]第二通用SERDES數(shù)據(jù)鏈路層，與所述第二 SERDES接口連接；
[0016]內(nèi)存控制器及物理層，與所述第二通用SERDES數(shù)據(jù)鏈路層連接，所述第二部分電路經(jīng)由內(nèi)存總線與所述外部存儲器相連；
[0017]其中，所述第一部分電路通過申請所述內(nèi)存總線的使用權(quán)，經(jīng)由所述第一通用SERDES數(shù)據(jù)鏈路層、第一 SERDES接口、第二 SERDES接口、第二通用SERDES數(shù)據(jù)鏈路層、內(nèi)存控制器及物理層以及內(nèi)存總線訪問所述外部存儲器；所述第二部分電路通過申請所述內(nèi)存總線的使用權(quán)，經(jīng)由所述內(nèi)存控制器及物理層以及內(nèi)存總線訪問所述外部存儲器。
[0018]根據(jù)本發(fā)明的一個實施例，所述通信接口為SERDES接口，所述第一部分電路包括:
[0019]第一SERDES 接口；
[0020]第一通用SERDES數(shù)據(jù)鏈路層，與所述第一 SERDES接口連接；
[0021]內(nèi)存控制器及物理層，與所述第一通用SERDES數(shù)據(jù)鏈路層連接，所述第一部分電路經(jīng)由內(nèi)存總線與所述外部存儲器相連；
[0022]所述第二部分電路包括:
[0023]第二 SERDES接口，與所述第一 SERDES接口物理連接；
[0024]第二通用SERDES數(shù)據(jù)鏈路層，與所述第二 SERDES接口連接；
[0025]其中，所述第一部分電路經(jīng)由所述內(nèi)存總線訪問所述外部存儲器；所述第二部分電路經(jīng)由所述第二通用SERDES數(shù)據(jù)鏈路層、第二 SERDES接口、第一 SERDES接口、第一通用SERDES數(shù)據(jù)鏈路層以及內(nèi)存控制器及物理層以及內(nèi)存總線訪問所述外部存儲器。
[0026]根據(jù)本發(fā)明的一個實施例，所述第一部分電路還包括:
[0027]片上總線，與所述第一通用SERDES數(shù)據(jù)鏈路層相連；
[0028]事務(wù)處理單元和計算單元，與所述片上總線相連，該事務(wù)處理單元和計算單元經(jīng)由所述片上總線、第一通用SERDES數(shù)據(jù)鏈路層以及第一 SERDES接口訪問所述第二部分電路。
[0029]根據(jù)本發(fā)明的一個實施例，所述事務(wù)處理單元包括中央處理器、數(shù)字信號處理器、計數(shù)器和/或看門狗，所述計算單元包括:圖形計算單元、視頻計算單元和/或加解密計算單元。
[0030]根據(jù)本發(fā)明的一個實施例，所述第一部分電路還包括以下電路模塊中的一個或多個:
[0031]ADCs/DACs數(shù)據(jù)流協(xié)議層，與所述第一通用SERDES數(shù)據(jù)鏈路層相連和片上總線相連:
[0032]高速接口應(yīng)用層，與所述第一通用SERDES數(shù)據(jù)鏈路層和片上總線相連；
[0033]存儲通信數(shù)字接口，與所述片上總線相連；
[0034]系統(tǒng)鎖相環(huán)，產(chǎn)生第一數(shù)字邏輯驅(qū)動時鐘以供所述第一部分電路中的其他電路模塊使用。
[0035]根據(jù)本發(fā)明的一個實施例，所述ADCs/DACs數(shù)據(jù)流協(xié)議層包括音頻DAC的數(shù)據(jù)處理模塊、視頻ADC的數(shù)據(jù)處理模塊和/或觸摸屏的數(shù)據(jù)處理模塊；所述高速接口應(yīng)用層包括USB接口應(yīng)用層、PCI e接口應(yīng)用層、SATA接口應(yīng)用層和/或HDMI接口應(yīng)用層；所述存儲通信數(shù)字接口包括SDMMC數(shù)字接口、UART數(shù)字接口和/或SPI數(shù)字接口。[0036]根據(jù)本發(fā)明的一個實施例，所述第一通用SERDES數(shù)據(jù)鏈路層將來自所述片上總線的數(shù)據(jù)流、所述ADCs/DACs數(shù)據(jù)流協(xié)議層的數(shù)據(jù)流以及來自所述高速接口應(yīng)用層的數(shù)據(jù)流進行數(shù)據(jù)融合，管理融合后的數(shù)據(jù)流，并建立數(shù)據(jù)流發(fā)送、接收以及重發(fā)機制。
[0037]根據(jù)本發(fā)明的一個實施例，所述第二部分電路還包括以下電路模塊中的一個或多個:
[0038]高速接口協(xié)議層，與所述第二通用SERDES數(shù)據(jù)鏈路層相連；
[0039]數(shù)字接口，與所述第二通用SERDES數(shù)據(jù)鏈路層相連；
[0040]協(xié)處理單元，與所述第二通用SERDES數(shù)據(jù)鏈路層相連；
[0041]物理層，與所述高速接口協(xié)議層相連；
[0042]ADCs和DACs，與所述數(shù)字接口相連；
[0043]音視頻鎖相環(huán)，產(chǎn)生第二數(shù)字邏輯驅(qū)動時鐘以供所述第二部分電路中的其他電路模塊使用。
[0044]根據(jù)本發(fā)明的一個實施例，所述高速接口協(xié)議層將來自高速接口應(yīng)用層的數(shù)據(jù)流打包封裝成符合接口定義的協(xié)議包并發(fā)送至所述物理層；所述數(shù)字接口產(chǎn)生所述ADCs和DACs的時序接口，并將數(shù)據(jù)發(fā)送至相應(yīng)的DACs或者從相應(yīng)的ADCs將數(shù)據(jù)讀入；所述物理層包括SATA物理層、USB物理層、PCIe物理層和/或HDMI物理層；所述協(xié)處理單元用于所述第二部分電路的運行初始化和運行控制。
[0045]根據(jù)本發(fā)明的一個實施例，所述第二通用SERDES數(shù)據(jù)鏈路層拆分由所述第一通用SERDES數(shù)據(jù)鏈路層融合后的數(shù)據(jù)流或者封裝上行鏈路數(shù)據(jù)，其中，拆分后的數(shù)據(jù)流被分別發(fā)送至所述高速接口協(xié)議層、ADCs和DACs、或者所述協(xié)處理單元。
[0046]根據(jù)本發(fā)明的一個實施例，所述第一 SERDES接口和第二 SERDES接口包括串并/并串器、收發(fā)FIFO、接收數(shù)據(jù)對齊部件、時鐘管理器、收發(fā)線路接口、線路編解碼器和/或通道綁定部件。
[0047]根據(jù)本發(fā)明的一個實施例，所述通信接口為DDR接口，所述第一部分電路包括:
[0048]第一 DDR主控制器及物理層；
[0049]所述第二部分電路包括:
[0050]DDR從控制器，與所述第一 DDR主控制器及物理層連接；
[0051]第二 DDR主控制器及物理層，與所述DDR從控制器連接，所述DDR主控制器及物理層經(jīng)由內(nèi)存總線與外部存儲器相連；
[0052]其中，所述第一部分電路通過申請所述內(nèi)存總線的使用權(quán)，經(jīng)由所述第一 DDR主控制器及物理層、DDR從控制器、第二 DDR主控制器及物理層以及內(nèi)存總線訪問所述外部存儲器；所述第二部分電路通過申請所述內(nèi)存總線的使用權(quán)，經(jīng)由所述第二 DDR主控制器及物理層和內(nèi)存總線訪問所述外部存儲器。
[0053]根據(jù)本發(fā)明的一個實施例，所述第一部分電路還包括:
[0054]片上總線，與所述第一 DDR主控制器及物理層連接；
[0055]事務(wù)處理單元和計算單元，與所述片上總線相連，該事務(wù)處理單元和計算單元經(jīng)由所述片上總線和第一 DDR主控制器及物理層接口訪問所述第二部分電路。
[0056]根據(jù)本發(fā)明的一個實施例，所述事務(wù)處理單元包括中央處理器、數(shù)字信號處理器、計數(shù)器和/或看門狗，所述計算單元包括:圖形計算單元、視頻計算單元和/或加解密計算單元。
[0057]根據(jù)本發(fā)明的一個實施例，所述第一部分電路還包括以下電路模塊中的一個或多個:
[0058]ADCs/DACs數(shù)據(jù)流協(xié)議層，與所述片上總線以及第一 DDR主控制器及物理層相連:
[0059]高速接口應(yīng)用層，與所述片上總線以及第一 DDR主控制器及物理層相連；
[0060]存儲通信數(shù)字接口，與所述片上總線相連；
[0061]系統(tǒng)鎖相環(huán)，產(chǎn)生第一數(shù)字邏輯驅(qū)動時鐘以供所述第一部分電路中的其他電路模塊使用。
[0062]根據(jù)本發(fā)明的一個實施例，所述ADCs/DACs數(shù)據(jù)流協(xié)議層包括音頻DAC的數(shù)據(jù)處理模塊、視頻ADC的數(shù)據(jù)處理模塊和/或觸摸屏的數(shù)據(jù)處理模塊；所述高速接口應(yīng)用層包括USB接口應(yīng)用層、PCIe接口應(yīng)用層、SATA接口應(yīng)用層和/或HDMI接口應(yīng)用層；所述存儲通信數(shù)字接口包括SDMMC數(shù)字接口、UART數(shù)字接口和/或SPI數(shù)字接口。
[0063]根據(jù)本發(fā)明的一個實施例，所述第一 DDR主控制器及物理層將來自所述片上總線的數(shù)據(jù)流、所述ADCs/DACs數(shù)據(jù)流協(xié)議層的數(shù)據(jù)流以及來自所述高速接口應(yīng)用層的數(shù)據(jù)流進行數(shù)據(jù)融合，管理融合后的數(shù)據(jù)流，并建立數(shù)據(jù)流發(fā)送、接收以及重發(fā)機制。
[0064]根據(jù)本發(fā)明的一個實施例，所述第二部分電路還包括以下電路模塊中的一個或多個:
[0065]高速接口協(xié)議層，與所述DDR從控制器相連；
[0066]數(shù)字接口，與所述DDR從控制器相連；
[0067]協(xié)處理單元，與所述DDR從控制器相連；
[0068]物理層，與所述高速接口協(xié)議層相連；
[0069]ADCs和DACs，與所述數(shù)字接口相連；
[0070]音視頻鎖相環(huán)，產(chǎn)生第二數(shù)字邏輯驅(qū)動時鐘以供所述第二部分電路中的其他電路模塊使用。
[0071]根據(jù)本發(fā)明的一個實施例，所述高速接口協(xié)議層將來自高速接口應(yīng)用層的數(shù)據(jù)流打包封裝成符合接口定義的協(xié)議包并發(fā)送至所述物理層；所述數(shù)字接口產(chǎn)生所述ADCs和DACs的時序接口，并將數(shù)據(jù)發(fā)送至相應(yīng)的DACs或者從相應(yīng)的ADCs將數(shù)據(jù)讀入；所述物理層包括SATA物理層、USB物理層、PCIe物理層和/或HDMI物理層；所述協(xié)處理單元用于所述第二部分電路的運行初始化和運行控制。
[0072]根據(jù)本發(fā)明的一個實施例，所述DDR從控制器拆分由所述第一 DDR主控制器及物理層融合后的數(shù)據(jù)流或者封裝上行鏈路數(shù)據(jù)，其中，拆分后的數(shù)據(jù)流被分別發(fā)送至所述第二 DDR主控制器及物理層、高速接口協(xié)議層、ADCs和DACs、或者所述協(xié)處理單元。
[0073]本發(fā)明還提供了一種系統(tǒng)級芯片設(shè)計方法，包括:
[0074]將各個電路模塊劃分為第一部分電路和第二部分電路，所述第一部分電路包括一個或多個SOC數(shù)字部件，所述第二部分電路包括一個或多個SOC模擬部件；
[0075]將所述第一部分電路和第二部分電路設(shè)置在不同的版圖、裸片、芯片或者可編程器件上，所述第一部分電路和第二部分電路之間通過通信接口連接。
[0076]根據(jù)本發(fā)明的一個實施例，所述第一部分電路和第二部分電路共享同一外部存儲器。[0077]根據(jù)本發(fā)明的一個實施例，所述通信接口為SERDES接口或DDR接口。
[0078]與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點:
[0079]本發(fā)明實施例的系統(tǒng)級芯片劃分為第一部分電路和第二部分電路，第一部分電路對工藝的依賴度較低，例如可以包含各種SOC數(shù)字部件，第二部分電路對給弄個一的依賴度較高，例如可以包含各種SOC模擬部件，其中第一部分電路和第二部分電路設(shè)置在不同的版圖、裸片(die)、芯片(chip)或者可編程器件上，兩者之間通過SERDES接口、DDR接口之類的通信接口連接。在由于各種原因需要重新選擇工藝節(jié)點并重新流片時，只需要重新設(shè)計第一部分電路和第二部分電路中需要更新、升級的一個，而二者中的另一個可以仍然沿用原先的版圖、裸片、芯片或可編程器件，只要它們之間仍然遵守原先定義的通信接口規(guī)格連接，就可以形成完整的SOC器件，從而大幅降低了設(shè)計成本，縮短了產(chǎn)品上市時間，降低了流片風(fēng)險。
【專利附圖】

【附圖說明】
[0080]圖1是本發(fā)明第一實施例的系統(tǒng)級芯片以及與其相連的外部存儲器的結(jié)構(gòu)框圖；
[0081]圖2是本發(fā)明第二實施例的系統(tǒng)級芯片以及與其相連的外部存儲器的結(jié)構(gòu)框圖；
[0082]圖3是本發(fā)明第三實施例的系統(tǒng)級芯片以及與其相連的外部存儲器的結(jié)構(gòu)框圖。
【具體實施方式】
[0083]在本發(fā)明中，將傳統(tǒng)SOC芯片中的各個電路模塊劃分為兩部分:第一部分電路和第二部分電路，兩個部分分別設(shè)置在不同的版圖、裸片、芯片或者可編程器件上，兩者之間采用通信接口連接，該通信接口可以是串行化/解串行化(SERDES )接口、雙倍速率同步動態(tài)隨機存儲器(DDR)接口，或者其他適當(dāng)?shù)母咚俳涌凇?br> [0084]進一步而言，劃分的基本準(zhǔn)則是依賴制造工藝的程度大小，其中第一部分電路不依賴于具體制造工藝或者依賴度較低，例如可以包括各種SOC數(shù)字部件，另外還可以包括該SOC數(shù)字部件為了實現(xiàn)其功能所依賴的部分模擬部件；而第二部分電路很大程度上依賴或者完全依賴具體制造工藝，例如可以包括各種SOC模擬部件，另外還可以包括該SOC模擬部件為了實現(xiàn)其功能所依賴的部分數(shù)字部件。
[0085]第一部分電路和第二部分電路的分布例如可以有如下情形:第一部分電路和第二部分電路可以設(shè)置在不同的版圖上，也就是在同一裸片(die)的不同版圖區(qū)域；第一部分電路和第二部分電路可以設(shè)置在不同的裸片上，后續(xù)可以采用堆疊封裝等方式將二者封裝在同一個芯片(chip)內(nèi)；第一部分電路和第二部分電路可以設(shè)置在不同的芯片上，后續(xù)可以采用印刷電路板(PCB)等方式將二者連接起來；第一部分電路和第二部分電路其中之一位于芯片上，而另一個位于可編程器件(例如FPGA，但不限于此)上，后續(xù)可以采用印刷板(PCB)等方式將二者連接起來。
[0086]需要說明的是，無論采用上述任何一種方式，第一部分電路和第二部分電路之間都通過通信接口連接，以實現(xiàn)兩個部分之間的數(shù)據(jù)交互。該通信接口優(yōu)選為SERDES接口和DDR接口，由于系統(tǒng)級芯片的數(shù)據(jù)交互量較大，需要的傳輸帶寬較高，SERDES和DDR接口可以滿足數(shù)據(jù)傳輸帶寬的需求。
[0087]下面結(jié)合具體實施例和附圖對本發(fā)明作進一步說明，但不應(yīng)以此限制本發(fā)明的保護范圍。
[0088]第一實施例
[0089]參考圖1，第一實施例的系統(tǒng)級芯片(或者稱為系統(tǒng)級裝置)劃分為兩個部分:第一部分電路100和第二部分電路200，二者設(shè)置在不同的版圖、裸片、芯片或者可編程器件上，并且相互之間通過SERDES接口連接，二者之間的數(shù)據(jù)交互遵循SERDES相關(guān)技術(shù)規(guī)格。其中，第一部分電路100主要包括通用數(shù)字部分，例如一個或多個SOC數(shù)字部件；第二部分電路200主要包括SOC高速接口以及模擬部分，例如一個或多個SOC模擬部件。
[0090]作為一個優(yōu)選的實施例，第一部分電路100和第二部分電路200共享同一外部存儲器300。外部存儲器300可以是各種適當(dāng)?shù)囊资源鎯ζ?，例如DDR1/2/3，LPDDR等。
[0091]進一步而言，第一部分電路100包含第一 SERDES接口 101和第一通用SERDES數(shù)據(jù)鏈路層102，第二部分電路200包含第二 SERDES接口 201和第二通用SERDES數(shù)據(jù)鏈路層202，其中，第一通用SERDES數(shù)據(jù)鏈路層101與第一 SERDES接口 102連接，第二 SERDES接口 201與第一 SERDES接口 101物理連接，第二通用SERDES數(shù)據(jù)鏈路層202與第二 SERDES接口 201連接。第一通用SERDES數(shù)據(jù)鏈路層102和第二通用SERDES數(shù)據(jù)鏈路層202可以實現(xiàn)SERDES接口的上層協(xié)議。
[0092]其中，第一 SERDES接口 101和第二 SERDES接口 102是高速串行IO的實現(xiàn)，通常包括但不限于串并/并串器、收發(fā)FIFO、接收數(shù)據(jù)對齊部件、時鐘管理器、收發(fā)線路接口、線路編解碼器和/或通道綁定部件。第一 SERDES接口 101和第二 SERDES接口 201之間的連接線路I可以遵循LVDS規(guī)范，但并不限于此。
[0093]第二部分電路200還可以包括內(nèi)存控制器及物理層(PHY)203，內(nèi)存控制器及物理層203與第二通用SERDES數(shù)據(jù)鏈路層202連接，內(nèi)存控制器及物理層203還可以通過內(nèi)存總線2與外部存儲器300相連。
[0094]進一步而言，第一部分電路100還可以包括片上總線103、事務(wù)處理單元106、計算單元107、ADCs/DACs數(shù)據(jù)流協(xié)議層104、高速接口應(yīng)用層105、存儲通信數(shù)字接口 108以及系統(tǒng)鎖相環(huán)109。需要說明的是，上述各個模塊是概括性示意，代表特征或特性類似的某一類模塊，并不代表某一具體模塊或設(shè)備，各模塊之間的連接關(guān)系如圖1所示，代表所述各類模塊之間存在數(shù)據(jù)流關(guān)系。
[0095]其中，事務(wù)處理單元106包括但不限于中央處理器(CPU)、數(shù)字信號處理器(DSP)、計數(shù)器(TMER)、看門狗(WATCHDOG)等。
[0096]計算單元107包括但不限于圖形計算單元、視頻計算單元、加解密計算單元等。
[0097]存儲通信數(shù)字接口 108包括但不限于SDMMC數(shù)字接口、UART數(shù)字接口、SPI數(shù)字接口。高速接口應(yīng)用層105包括但不限于USB接口應(yīng)用層、PCIe接口應(yīng)用層、SATA接口應(yīng)用層、HDMI接口應(yīng)用層，其輸入或輸出可以是和操作系統(tǒng)(OS)交互的應(yīng)用數(shù)據(jù)流。
[0098]ADCs/DACs數(shù)據(jù)流協(xié)議層104包括但不限于音頻DAC的數(shù)據(jù)處理模塊、視頻ADC的數(shù)據(jù)處理模塊、觸摸屏的數(shù)據(jù)處理模塊。上述各類處理模塊實現(xiàn)的功能可以包括:視頻的去隔行、縮放、后處理等功能，音頻的編解碼、后處理等功能，或者觸摸屏的應(yīng)用數(shù)據(jù)處理等。對于音視頻，其輸入或輸出一般是比較單一的數(shù)據(jù)流，可以直接被數(shù)據(jù)流的下一級處理；而對于其他應(yīng)用或模塊，例如觸摸屏等，其數(shù)據(jù)流可以被操作系統(tǒng)直接處理。
[0099]系統(tǒng)鎖相環(huán)109用于產(chǎn)生第一數(shù)字邏輯驅(qū)動時鐘以供第一部分電路100中的其他電路模塊使用。
[0100]片上總線103與第一通用SERDES數(shù)據(jù)鏈路層102、ADCs/DACs數(shù)據(jù)流協(xié)議層104、高速接口應(yīng)用層105、事務(wù)處理單元106、計算單元107、存儲通信數(shù)字接口 108等各個模塊相連。
[0101]第一部分電路100中的第一通用SERDES數(shù)據(jù)鏈路層102將來自片上總線103的內(nèi)存操作數(shù)據(jù)流(線16所示)、為各種DACs、ADCs所用的數(shù)據(jù)流18、以及來自高速接口應(yīng)用層105的數(shù)據(jù)流11進行數(shù)據(jù)融合，同時管理融合后的數(shù)據(jù)流，并建立確保數(shù)據(jù)流發(fā)送、接收以及重發(fā)機制；第一通用SERDES數(shù)據(jù)鏈路層102就是用于實現(xiàn)該統(tǒng)一的數(shù)據(jù)流機制，第一通用SERDES數(shù)據(jù)鏈路層102通過連接通路10連接到第一 SERDES接口 101。
[0102]第二部分電路200還可以包括:高速接口協(xié)議層204、數(shù)字接口 205、協(xié)處理單元206、物理層(PHYs)207、ADCs和DACs208、音視頻鎖相環(huán)209。類似地，上述各個模塊是概括性示意，代表特征或特性類似的某一類模塊，并不代表某一具體模塊或設(shè)備，各模塊之間的連接關(guān)系如圖1所示，代表所述各類模塊之間存在數(shù)據(jù)流關(guān)系。
[0103]其中，該數(shù)字接口 205包括但不限于各種ADC、DAC及其相關(guān)的數(shù)字接口 ；所述物理層207包括各種高速串行接口的物理層及相關(guān)的協(xié)議層。
[0104]第二部分電路200的第二通用SERDES數(shù)據(jù)鏈路層202經(jīng)由第二 SERDES接口 201與第一部分電路201的第一 SERDES接口 101連接，第二通用SERDES數(shù)據(jù)鏈路層202拆分由第一部分電路100的第一通用SERDES數(shù)據(jù)鏈路層102融合后的數(shù)據(jù)流，或者封裝上行鏈路數(shù)據(jù)。拆分后的數(shù)據(jù)分別經(jīng)由數(shù)據(jù)通路25發(fā)送至各自的高速接口協(xié)議層204，或者經(jīng)由數(shù)據(jù)通路24以及數(shù)字接口 205發(fā)送至ADCs和DACs208，或者經(jīng)由數(shù)據(jù)通路23發(fā)送至協(xié)處理單元206。
[0105]其中第一通用SERDES數(shù)據(jù)鏈路層102和第二通用SERDES數(shù)據(jù)鏈路層103是對稱的:在第一部分電路100經(jīng)過封裝的數(shù)據(jù)流在第二部分電路200會被解封裝，在第二部分電路200經(jīng)過封裝的數(shù)據(jù)流在第一部分電路100會被解封裝。
[0106]第一部分電路100的系統(tǒng)鎖相環(huán)109用于產(chǎn)生數(shù)字邏輯驅(qū)動時鐘，而第二部分電路200的音視頻鎖相環(huán)209用于產(chǎn)生第二數(shù)字邏輯驅(qū)動時鐘。
[0107]第二部分電路200的數(shù)字接口 205產(chǎn)生各種DAC/DAC要求的時序接口，并將數(shù)據(jù)送入相應(yīng)的DAC或者從相應(yīng)的ADC將數(shù)據(jù)讀入。第二部分電路200的ADCs和DACs包括但不限于視頻DAC、音頻ADC、觸摸屏ADC等。
[0108]第二部分電路200的高速接口協(xié)議層204將來自高速接口應(yīng)用層105的數(shù)據(jù)流打包封裝成符合各自接口定義的協(xié)議包，并按照要求的時序送入相應(yīng)的物理層207。其中，該高速接口包括但不限于SATA、USB、PCIe接口等。
[0109]第二部分電路200的物理層207包括但不限于SATA物理層、USB物理層、PCIe物理層、HDMI物理層等。
[0110]第二部分電路200的內(nèi)存控制器及物理層203可以是LPDDR、DDR1/2/3的相關(guān)控制器和物理層。
[0111]協(xié)處理單元206可以作為第二部分電路200內(nèi)簡單的事務(wù)處理或計算單元，負責(zé)整個第二部分電路200的運行初始化和運行控制。
[0112]更加具體而言，第二部分電路200可以通過仲裁申請通路3申請內(nèi)存總線2的使用權(quán)，通過內(nèi)存總線2訪問外部存儲器300。而第一部分電路100可以不受約束地通過連接線路I訪問(包括讀、寫)第二部分電路200中除內(nèi)存控制器及物理層203以外的其他所有電路模塊。
[0113]另外，第一部分電路100可以通過申請內(nèi)存總線2的使用權(quán)來經(jīng)由第二部分電路200中的內(nèi)存控制器及物理層203訪問外部存儲器300。在第一部分電路100訪問外部存儲器300過程中，訪問操作首先通過連接線路I到達第二部分電路200，然后通過第二通用SERDES數(shù)據(jù)鏈路層202分離出操作存儲器的數(shù)據(jù)流，經(jīng)由數(shù)據(jù)通路21到達內(nèi)存控制器及物理層203，繼而可以通過內(nèi)存總線2訪問外部存儲器300。
[0114]第二實施例
[0115]參考圖2，圖2示出了第二實施例的系統(tǒng)級芯片或裝置的結(jié)構(gòu)框圖，與第一實施例類似，其劃分為兩個部分:第一部分電路400和第二部分電路500，二者設(shè)置在不同的版圖、裸片、芯片或者可編程器件上，并且相互之間通過SERDES接口連接，二者之間的數(shù)據(jù)交互遵循SERDES相關(guān)技術(shù)規(guī)格。其中，第一部分電路400主要包括通用數(shù)字部分，例如一個或多個SOC數(shù)字部件；第二部分電路500主要包括SOC高速接口以及模擬部分，例如一個或多個SOC模擬部件。
[0116]作為一個優(yōu)選的實施例，第一部分電路400和第二部分電路500共享同一外部存儲器600。外部存儲器600可以是各種易失性存儲器，例如DDR1/2/3，LPDDR等。
[0117]進一步而言，第一部分電路400可以包含第一 SERDES接口 401、第一通用SERDES數(shù)據(jù)鏈路層402以及內(nèi)存控制器及物理層410，第二部分電路500包含第二 SERDES接口 501和第二通用SERDES數(shù)據(jù)鏈路層502，其中，第一通用SERDES數(shù)據(jù)鏈路層401與第一 SERDES接口 402連接，第二 SERDES接口 501與第一 SERDES接口 401物理連接，第二通用SERDES數(shù)據(jù)鏈路層502與第二 SERDES接口 501連接。第一通用SERDES數(shù)據(jù)鏈路層402和第二通用SERDES數(shù)據(jù)鏈路層502可以實現(xiàn)SERDES接口的上層協(xié)議。
[0118]內(nèi)存控制器及物理層(PHY)410，其與第一通用SERDES數(shù)據(jù)鏈路層402連接，內(nèi)存控制器及物理層410還可以通過內(nèi)存總線2與外部存儲器600相連。
[0119]與第一實施例類似地，第一部分電路400還可以包括片上總線403、事務(wù)處理單元406、計算單元407、ADCs/DACs數(shù)據(jù)流協(xié)議層404、高速接口應(yīng)用層405、存儲通信數(shù)字接口408以及系統(tǒng)鎖相環(huán)409。
[0120]第二部分電路500還可以包括:高速接口協(xié)議層504、數(shù)字接口 505、協(xié)處理單元506、物理層(PHYs) 507、ADCs和DACs508、音視頻鎖相環(huán)509。
[0121]上述各個模塊的連接關(guān)系及其功能請參見第一實施例中的相關(guān)描述，這里不再贅述。
[0122]更加具體而言，第一部分電路400可以通過內(nèi)存總線2訪問外部存儲器300。另夕卜，第一部分電路400可以不受約束地通過連接線路I訪問(包括讀、寫)第二部分電路500中的所有電路模塊。
[0123]另外，第二部分電路500可以經(jīng)由第一部分電路400中的內(nèi)存控制器及物理層410訪問外部存儲器600。在第二部分電路500訪問外部存儲器600過程中，訪問操作首先通過連接線路I到達第一部分電路400，然后通過第一通用SERDES數(shù)據(jù)鏈路層402分離出操作存儲器的數(shù)據(jù)流，經(jīng)由數(shù)據(jù)通路19到達內(nèi)存控制器及物理層410，繼而可以通過內(nèi)存總線2訪問外部存儲器600。
[0124]第三實施例
[0125]參考圖3，圖3示出了第三實施例的系統(tǒng)級芯片或裝置的結(jié)構(gòu)框圖，與第一和第二實施例類似，其劃分為兩個部分:第一部分電路700和第二部分電路800，二者設(shè)置在不同的版圖、裸片、芯片或者可編程器件上，并且相互之間通過DDR接口連接，二者之間的數(shù)據(jù)交互遵循DDR相關(guān)技術(shù)規(guī)格。其中，第一部分電路700主要包括通用數(shù)字部分，例如一個或多個SOC數(shù)字部件；第二部分電路800主要包括SOC高速接口以及模擬部分，例如一個或多個SOC模擬部件。
[0126]作為一個優(yōu)選的實施例，第一部分電路700和第二部分電路800共享同一外部存儲器900。外部存儲器900可以是各種易失性存儲器，例如DDR1/2/3，LPDDR等。
[0127]進一步而言，第一部分電路700可以包含第一 DDR主控制器及物理層701 ;第二部分電路800包括:DDR從控制器801、第二 DDR主控制器及物理層802。其中，DDR從控制器801與第一 DDR主控制器及物理層701相連，第二 DDR主控制器及物理層802與DDR從控制器801相連，第二 DDR主控制器及物理層802通過內(nèi)存總線2與外部存儲器900相連。
[0128]進一步而言，第一部分電路700還可以包括片上總線703、事務(wù)處理單元706、計算單元707、ADCs/DACs數(shù)據(jù)流協(xié)議層704、高速接口應(yīng)用層705、存儲通信數(shù)字接口 708、系統(tǒng)鎖相環(huán)709。需要說明的是，上述各個模塊是概括性示意，代表特征或特性類似的某一類模塊，并不代表某一具體模塊或設(shè)備，各模塊之間的連接關(guān)系如圖3所示，代表所述各類模塊之間存在數(shù)據(jù)流關(guān)系。
[0129]其中，事務(wù)處理單元706包括但不限于中央處理器(CPU)、數(shù)字信號處理器(DSP)、計數(shù)器(TMER)、看門狗(WATCHDOG)等。計算單元707包括但不限于圖形計算單元、視頻計算單元、加解密計算單元等。存儲通信數(shù)字接口 708包括但不限于SDMMC數(shù)字接口、UART數(shù)字接口、SPI數(shù)字接口。高速接口應(yīng)用層705包括但不限于USB接口應(yīng)用層、PCIe接口應(yīng)用層、SATA接口應(yīng)用層、HDMI接口應(yīng)用層，其輸入或輸出可以是和操作系統(tǒng)(OS)交互的應(yīng)用數(shù)據(jù)流。
[0130]ADCs/DACs數(shù)據(jù)流協(xié)議層704包括但不限于音頻DAC的數(shù)據(jù)處理模塊、視頻ADC的數(shù)據(jù)處理模塊、觸摸屏的數(shù)據(jù)處理模塊。上述各類處理模塊實現(xiàn)的功能可以包括:視頻的去隔行、縮放、后處理等功能，音頻的編解碼、后處理等功能，或者觸摸屏的應(yīng)用數(shù)據(jù)處理等。對于音視頻，其輸入或輸出一般是比較單一的數(shù)據(jù)流，可以直接被數(shù)據(jù)流的下一級處理；而對于其他應(yīng)用或模塊，例如觸摸屏等，其數(shù)據(jù)流可以被操作系統(tǒng)直接處理。
[0131]系統(tǒng)鎖相環(huán)709用于產(chǎn)生第一數(shù)字邏輯驅(qū)動時鐘以供第一部分電路100中的其他電路模塊使用。
[0132]片上總線703可以和第一 DDR主控制器及物理層701、事務(wù)處理單元706、計算單元707、ADCs/DACs數(shù)據(jù)流協(xié)議層704、高速接口應(yīng)用層705以及存儲通信數(shù)字接口 708相連。
[0133]第一部分電路700可以通過第一 DDR主控制器及物理層707、連接通路I以及DDR從控制器801與第二部分電路800通信。進一步而言，第一部分電路700中的第一 DDR主控制器及物理層701將來自片上總線703的內(nèi)存操作數(shù)據(jù)流(線12所示)、為各種DACs、ADCs所用的數(shù)據(jù)流18、以及來自高速接口應(yīng)用層105的數(shù)據(jù)流11進行數(shù)據(jù)融合，同時管理融合后的數(shù)據(jù)流，并建立確保數(shù)據(jù)流發(fā)送、接收以及重發(fā)機制。
[0134]第二部分電路800還可以包括:高速接口協(xié)議層804、數(shù)字接口 805、協(xié)處理單元806、物理層807、ADCs和DACs808，類似地，上述各個模塊是概括性示意，代表特征或特性類似的某一類模塊，并不代表某一具體模塊或設(shè)備，各模塊之間的連接關(guān)系如圖3所示，代表所述各類模塊之間存在數(shù)據(jù)流關(guān)系。
[0135]其中，高速接口協(xié)議層804、數(shù)字接口 805、協(xié)處理單元806與DDR從控制器801相連，協(xié)處理單元806還與第二 DDR主控制器及物理層802連接，物理層807與高速接口協(xié)議層804連接，ADCs和DACs808與數(shù)字接口 805連接。
[0136]該數(shù)字接口 805包括但不限于各種ADC、DAC及其相關(guān)的數(shù)字接口 ；所述物理層207包括各種高速串行接口的物理層及相關(guān)的協(xié)議層。
[0137]DDR從控制器801拆分由第一部分電路700的第一 DDR主控制器及物理層701融合后的數(shù)據(jù)流，或者封裝上行鏈路數(shù)據(jù)。拆分后的數(shù)據(jù)分別經(jīng)由數(shù)據(jù)通路25發(fā)送至各自的高速接口協(xié)議層804，或者經(jīng)由數(shù)據(jù)通路24以及數(shù)字接口 805發(fā)送至ADCs和DACs808，或者經(jīng)由數(shù)據(jù)通路23發(fā)送至協(xié)處理單元206。
[0138]第一部分電路700的系統(tǒng)鎖相環(huán)709用于產(chǎn)生數(shù)字邏輯驅(qū)動時鐘，而第二部分電路800的音視頻鎖相環(huán)809用于產(chǎn)生第二數(shù)字邏輯驅(qū)動時鐘。
[0139]第二部分電路800的數(shù)字接口 805產(chǎn)生各種DAC/DAC要求的時序接口，并將數(shù)據(jù)送入相應(yīng)的DAC或者從相應(yīng)的ADC將數(shù)據(jù)讀入。第二部分電路800的ADCs和DACs包括但不限于視頻DAC、音頻ADC、觸摸屏ADC等。
[0140]第二部分電路800的高速接口協(xié)議層804將來自高速接口應(yīng)用層805的數(shù)據(jù)流打包封裝成符合各自接口定義的協(xié)議包，并按照要求的時序送入相應(yīng)的物理層807。其中，該高速接口包括但不限于SATA、USB、PCIe接口等。
[0141]第二部分電路800的物理層807包括但不限于SATA物理層、USB物理層、PCIe物理層、HDMI物理層等。
[0142]協(xié)處理單元806可以作為第二部分電路800內(nèi)簡單的事務(wù)處理或計算單元，負責(zé)整個第二部分電路800的運行初始化和運行控制。
[0143]更加具體而言，第一部分電路700可以通過仲裁申請通路3申請內(nèi)存總線2的使用權(quán)，通過內(nèi)存總線2訪問外部存儲器900。另外，第一部分電路700可以不受約束地通過連接通路I訪問(包括讀、寫)第二部分電路800中的所有電路模塊。
[0144]另外，第一部分電路700可以通過申請內(nèi)存總線2的使用權(quán)來經(jīng)由第二部分電路800中的DDR從控制器801以及第二 DDR主控制器及物理層802來訪問外部存儲器900。在第二部分電路800訪問外部存儲器900過程中，訪問操作首先通過連接通路I到達第二部分電路800，然后通過DDR從控制器801到達第二 DDR主控制器及物理層802，繼而可以通過內(nèi)存總線2訪問外部存儲器900。
[0145]另外，本實施例還提供了一種系統(tǒng)級芯片設(shè)計方法，包括如下步驟:將各個電路模塊劃分為第一部分電路和第二部分電路，所述第一部分電路包括一個或多個SOC數(shù)字部件，所述第二部分電路包括一個或多個SOC模擬部件；將所述第一部分電路和第二部分電路設(shè)置在不同的版圖、裸片、芯片或者可編程器件上，所述第一部分電路和第二部分電路之間通過通信接口連接，該通信接口優(yōu)選為SERDES接口、DDR接口等高速接口。[0146]其中，第一部分電路絕對依賴于制造工藝或者相對而言依賴度更高，而第二部分電路對制造工藝的依賴度相對更低。第一部分電路主要包含各種數(shù)字部件，但同時也可以將依賴于第一部分電路中的數(shù)字部件的模擬部件設(shè)置在第一部分電路中；第二部分電路主要包含各種模擬部件，但同時也可以將依賴于第二部分電路中的模擬部件的數(shù)字部件設(shè)置在第二部分電路中。
[0147]上述SOC設(shè)計方法的主要考量點在于芯片的升級時的低風(fēng)險、低成本，而傳統(tǒng)SOC的考量點在于集成度。上述SOC設(shè)計方法將SOC的各個模塊或設(shè)備根據(jù)依賴于制造工藝的程度的不同劃分為兩部分:第一部分電路以及第二部分電路。
[0148]其中第一部分電路通常在一定程度上不依賴于具體制造工藝，通常可以以描述語言的形式(如RTL)出現(xiàn)，經(jīng)過綜合、布局布線后形成制造的版圖，工藝的改變、升級對其設(shè)計影響不大；而對于第三方授權(quán)IP，也不會產(chǎn)生額外的費用。
[0149]第二部分電路通常在很大程度上依賴于具體制造工藝，通常會直接以版圖的形式給出設(shè)計，工藝的改變、升級，對其設(shè)計的影響都是巨大的；對于第三方授權(quán)IP，需要重新獲得授權(quán)，這些設(shè)計或授權(quán)費用巨大，另外還隨之帶來流片風(fēng)險。
[0150]需要說明的是，第一部分電路和第二電路的劃分可以根據(jù)功能的實現(xiàn)進行微調(diào)，例如在第一部分電路中，也可以包括必要的模擬模塊，如可以產(chǎn)生第一數(shù)字邏輯驅(qū)動時鐘的系統(tǒng)PLL，連接第一部分電路和第二部分電路的通用SERDES數(shù)據(jù)鏈路層，而在第二部分電路中，也可以有各種必要的數(shù)字模塊。存在于第一部分電路中的模擬部件以及存在于第二部分電路中的數(shù)字部件，其目的是為了使各自所在的部分的功能更加獨立，而非使各自所在部分的功能更加全面。
[0151]綜上，采用本發(fā)明的系統(tǒng)級芯片或裝置及其設(shè)計方法具有如下優(yōu)點:通過將傳統(tǒng)SOC芯片劃分為第一部分電路和第二部分電路，使得兩部分電路的成本和流片風(fēng)險可控，使得SOC在工藝節(jié)點改變、升級時，可以以很小的成本和風(fēng)險代價換取快速的產(chǎn)品上市時間。
[0152]應(yīng)該理解到的是上述實施例只是對本發(fā)明的說明，而不是對本發(fā)明的限制，任何不超出本發(fā)明實質(zhì)精神范圍內(nèi)的發(fā)明創(chuàng)造，包括但不限于對局部構(gòu)造的變更、對元器件的類型或型號的替換，以及其他非實質(zhì)性的替換或修改，均落入本發(fā)明保護范圍之內(nèi)。
【權(quán)利要求】
1.一種系統(tǒng)級芯片，其特征在于，包括第一部分電路和第二部分電路，其中， 所述第一部分電路包括一個或多個SOC數(shù)字部件； 所述第二部分電路包括一個或多個SOC模擬部件； 所述第一部分電路和第二部分電路設(shè)置在不同的版圖、裸片、芯片或者可編程器件上，所述第一部分電路和第二部分電路之間通過通信接口連接。
2.根據(jù)權(quán)利要求1所述的系統(tǒng)級芯片，其特征在于，所述第一部分電路和第二部分電路共享同一外部存儲器。
3.根據(jù)權(quán)利要求2所述的系統(tǒng)級芯片，其特征在于，所述通信接口為SERDES接口， 所述第一部分電路包括: 第一 SERDES 接口 ； 第一通用SERDES數(shù)據(jù)鏈路層，與所述第一 SERDES接口連接； 所述第二部分電路包括: 第二 SERDES接口，與所述第一 SERDES接口物理連接； 第二通用SERDES數(shù)據(jù)鏈路層，與所述第二 SERDES接口連接； 內(nèi)存控制器及物理層，與所述第二通用SERDES數(shù)據(jù)鏈路層連接，所述第二部分電路經(jīng)由內(nèi)存總線與所述外部存儲器相連；` 其中，所述第一部分電路通過申請所述內(nèi)存總線的使用權(quán)，經(jīng)由所述第一通用SERDES數(shù)據(jù)鏈路層、第一 SERDES接口、第二 SERDES接口、第二通用SERDES數(shù)據(jù)鏈路層、內(nèi)存控制器及物理層以及內(nèi)存總線訪問所述外部存儲器；所述第二部分電路通過申請所述內(nèi)存總線的使用權(quán)，經(jīng)由所述內(nèi)存控制器及物理層以及內(nèi)存總線訪問所述外部存儲器。
4.根據(jù)權(quán)利要求2所述的系統(tǒng)級芯片，其特征在于，所述通信接口為SERDES接口， 所述第一部分電路包括: 第一 SERDES 接口 ； 第一通用SERDES數(shù)據(jù)鏈路層，與所述第一 SERDES接口連接； 內(nèi)存控制器及物理層，與所述第一通用SERDES數(shù)據(jù)鏈路層連接，所述第一部分電路經(jīng)由內(nèi)存總線與所述外部存儲器相連； 所述第二部分電路包括: 第二 SERDES接口，與所述第一 SERDES接口物理連接； 第二通用SERDES數(shù)據(jù)鏈路層，與所述第二 SERDES接口連接； 其中，所述第一部分電路經(jīng)由所述內(nèi)存總線訪問所述外部存儲器；所述第二部分電路經(jīng)由所述第二通用SERDES數(shù)據(jù)鏈路層、第二 SERDES接口、第一 SERDES接口、第一通用SERDES數(shù)據(jù)鏈路層以及內(nèi)存控制器及物理層以及內(nèi)存總線訪問所述外部存儲器。
5.根據(jù)權(quán)利要求3或4所述的系統(tǒng)級芯片，其特征在于，所述第一部分電路還包括: 片上總線，與所述第一通用SERDES數(shù)據(jù)鏈路層相連； 事務(wù)處理單元和計算單元，與所述片上總線相連，該事務(wù)處理單元和計算單元經(jīng)由所述片上總線、第一通用SERDES數(shù)據(jù)鏈路層以及第一 SERDES接口訪問所述第二部分電路。
6.根據(jù)權(quán)利要求5所述的系統(tǒng)級芯片，其特征在于，所述事務(wù)處理單元包括中央處理器、數(shù)字信號處理器、計數(shù)器和/或看門狗，所述計算單元包括:圖形計算單元、視頻計算單元和/或加解密計算單元。
7.根據(jù)權(quán)利要求5所述的系統(tǒng)級芯片，其特征在于，所述第一部分電路還包括以下電路模塊中的一個或多個: ADCs/DACs數(shù)據(jù)流協(xié)議層，與所述第一通用SERDES數(shù)據(jù)鏈路層相連和片上總線相連: 高速接口應(yīng)用層，與所述第一通用SERDES數(shù)據(jù)鏈路層和片上總線相連； 存儲通信數(shù)字接口，與所述片上總線相連； 系統(tǒng)鎖相環(huán)，產(chǎn)生第一數(shù)字邏輯驅(qū)動時鐘以供所述第一部分電路中的其他電路模塊使用。
8.根據(jù)權(quán)利要求7所述的系統(tǒng)級芯片，其特征在于，所述ADCs/DACs數(shù)據(jù)流協(xié)議層包括音頻DAC的數(shù)據(jù)處理模塊、視頻ADC的數(shù)據(jù)處理模塊和/或觸摸屏的數(shù)據(jù)處理模塊；所述高速接口應(yīng)用層包括USB接口應(yīng)用層、PCIe接口應(yīng)用層、SATA接口應(yīng)用層和/或HDMI接口應(yīng)用層；所述存儲通信數(shù)字接口包括SDMMC數(shù)字接口、UART數(shù)字接口和/或SPI數(shù)字接口。
9.根據(jù)權(quán)利要求7所述的系統(tǒng)級芯片，其特征在于，所述第一通用SERDES數(shù)據(jù)鏈路層將來自所述片上總線的數(shù)據(jù)流、所述ADCs/DACs數(shù)據(jù)流協(xié)議層的數(shù)據(jù)流以及來自所述高速接口應(yīng)用層的數(shù)據(jù)流進行數(shù)據(jù)融合，管理融合后的數(shù)據(jù)流，并建立數(shù)據(jù)流發(fā)送、接收以及重發(fā)機制。
10.根據(jù)權(quán)利要求3或4所述的系統(tǒng)級芯片，其特征在于，所述第二部分電路還包括以下電路模塊中的一個或多個: 高速接口協(xié)議層，與所述第二通用SERDES數(shù)據(jù)鏈路層相連； 數(shù)字接口，與所述第二通用SERDES數(shù)據(jù)鏈路層相連； 協(xié)處理單元，與所述第二通用SERDES數(shù)據(jù)鏈路層相連； 物理層，與所述高速接口協(xié)議層相連； ADCs和DACs，與所述數(shù)字接口相連； 音視頻鎖相環(huán)，產(chǎn)生第二數(shù)字邏輯驅(qū)動時鐘以供所述第二部分電路中的其他電路模塊使用。
11.根據(jù)權(quán)利要求10所述的系統(tǒng)級芯片，其特征在于，所述高速接口協(xié)議層將來自高速接口應(yīng)用層的數(shù)據(jù)流打包封裝成符合接口定義的協(xié)議包并發(fā)送至所述物理層；所述數(shù)字接口產(chǎn)生所述ADCs和DACs的時序接口，并將數(shù)據(jù)發(fā)送至相應(yīng)的DACs或者從相應(yīng)的ADCs將數(shù)據(jù)讀入；所述物理層包括SATA物理層、USB物理層、PCIe物理層和/或HDMI物理層；所述協(xié)處理單元用于所述第二部分電路的運行初始化和運行控制。
12.根據(jù)權(quán)利要求10所述的系統(tǒng)級芯片，其特征在于，所述第二通用SERDES數(shù)據(jù)鏈路層拆分由所述第一通用SERDES數(shù)據(jù)鏈路層融合后的數(shù)據(jù)流或者封裝上行鏈路數(shù)據(jù)，其中，拆分后的數(shù)據(jù)流被分別發(fā)送至所述高速接口協(xié)議層、ADCs和DACs、或者所述協(xié)處理單元。
13.根據(jù)權(quán)利要求3或4所述的系統(tǒng)級芯片，其特征在于，所述第一SERDES接口和第二 SERDES接口包括串并/并串器、收發(fā)FIFO、接收數(shù)據(jù)對齊部件、時鐘管理器、收發(fā)線路接口、線路編解碼器和/或通道綁定部件。
14.根據(jù)權(quán)利要求2所述的系統(tǒng)級芯片，其特征在于，所述通信接口為DDR接口，所述第一部分電路包括: 第一 DDR主控制器及物理層； 所述第二部分電路包括:DDR從控制器，與所述第一 DDR主控制器及物理層連接； 第二 DDR主控制器及物理層，與所述DDR從控制器連接，所述DDR主控制器及物理層經(jīng)由內(nèi)存總線與外部存儲器相連； 其中，所述第一部分電路通過申請所述內(nèi)存總線的使用權(quán)，經(jīng)由所述第一 DDR主控制器及物理層、DDR從控制器、第二 DDR主控制器及物理層以及內(nèi)存總線訪問所述外部存儲器；所述第二部分電路通過申請所述內(nèi)存總線的使用權(quán)，經(jīng)由所述第二 DDR主控制器及物理層和內(nèi)存總線訪問所述外部存儲器。
15.根據(jù)權(quán)利要求14所述的系統(tǒng)級芯片，其特征在于，所述第一部分電路還包括: 片上總線，與所述第一 DDR主控制器及物理層連接； 事務(wù)處理單元和計算單元，與所述片上總線相連，該事務(wù)處理單元和計算單元經(jīng)由所述片上總線和第一 DDR主控制器及物理層接口訪問所述第二部分電路。
16.根據(jù)權(quán)利要求15所述的系統(tǒng)級芯片，其特征在于，所述事務(wù)處理單元包括中央處理器、數(shù)字信號處理器、計數(shù)器和/或看門狗，所述計算單元包括:圖形計算單元、視頻計算單元和/或加解密計算單元。
17.根據(jù)權(quán)利要求15所述的系統(tǒng)級芯片，其特征在于，所述第一部分電路還包括以下電路模塊中的一個或多個: ADCs/DACs數(shù)據(jù)流協(xié)議層，與所述片上總線以及第一 DDR主控制器及物理層相連: 高速接口應(yīng)用層，與所述片上總線以及第一 DDR主控制器及物理層相連； 存儲通信數(shù)字接口，與所`述片上總線相連； 系統(tǒng)鎖相環(huán)，產(chǎn)生第一數(shù)字邏輯驅(qū)動時鐘以供所述第一部分電路中的其他電路模塊使用。
18.根據(jù)權(quán)利要求17所述的系統(tǒng)級芯片，其特征在于，所述ADCs/DACs數(shù)據(jù)流協(xié)議層包括音頻DAC的數(shù)據(jù)處理模塊、視頻ADC的數(shù)據(jù)處理模塊和/或觸摸屏的數(shù)據(jù)處理模塊；所述高速接口應(yīng)用層包括USB接口應(yīng)用層、PCIe接口應(yīng)用層、SATA接口應(yīng)用層和/或HDMI接口應(yīng)用層；所述存儲通信數(shù)字接口包括SDMMC數(shù)字接口、UART數(shù)字接口和/或SPI數(shù)字接口。
19.根據(jù)權(quán)利要求17所述的系統(tǒng)級芯片，其特征在于，所述第一DDR主控制器及物理層將來自所述片上總線的數(shù)據(jù)流、所述ADCs/DACs數(shù)據(jù)流協(xié)議層的數(shù)據(jù)流以及來自所述高速接口應(yīng)用層的數(shù)據(jù)流進行數(shù)據(jù)融合，管理融合后的數(shù)據(jù)流，并建立數(shù)據(jù)流發(fā)送、接收以及重發(fā)機制。
20.根據(jù)權(quán)利要求14所述的系統(tǒng)級芯片，其特征在于，所述第二部分電路還包括以下電路模塊中的一個或多個: 高速接口協(xié)議層，與所述DDR從控制器相連； 數(shù)字接口，與所述DDR從控制器相連； 協(xié)處理單元，與所述DDR從控制器相連； 物理層，與所述高速接口協(xié)議層相連； ADCs和DACs，與所述數(shù)字接口相連； 音視頻鎖相環(huán)，產(chǎn)生第二數(shù)字邏輯驅(qū)動時鐘以供所述第二部分電路中的其他電路模塊使用。
21.根據(jù)權(quán)利要求20所述的系統(tǒng)級芯片，其特征在于，所述高速接口協(xié)議層將來自高速接口應(yīng)用層的數(shù)據(jù)流打包封裝成符合接口定義的協(xié)議包并發(fā)送至所述物理層；所述數(shù)字接口產(chǎn)生所述ADCs和DACs的時序接口，并將數(shù)據(jù)發(fā)送至相應(yīng)的DACs或者從相應(yīng)的ADCs將數(shù)據(jù)讀入；所述物理層包括SATA物理層、USB物理層、PCIe物理層和/或HDMI物理層；所述協(xié)處理單元用于所述第二部分電路的運行初始化和運行控制。
22.根據(jù)權(quán)利要求20所述的系統(tǒng)級芯片，其特征在于，所述DDR從控制器拆分由所述第一 DDR主控制器及物理層融合后的數(shù)據(jù)流或者封裝上行鏈路數(shù)據(jù)，其中，拆分后的數(shù)據(jù)流被分別發(fā)送至所述第二 DDR主控制器及物理層、高速接口協(xié)議層、ADCs和DACs、或者所述協(xié)處理單元。
23.一種系統(tǒng)級芯片設(shè)計方法，其特征在于，包括: 將各個電路模塊劃分為第一部分電路和第二部分電路，所述第一部分電路包括一個或多個SOC數(shù)字部件，所述第二部分電路包括一個或多個SOC模擬部件； 將所述第一部分電路和第二部分電路設(shè)置在不同的版圖、裸片、芯片或者可編程器件上，所述第一部分電路和第二部分電路之間通過通信接口連接。
24.根據(jù)權(quán)利要求23所述的系統(tǒng)級芯片設(shè)計方法，其特征在于，所述第一部分電路和第二部分電路共享同一外部存儲器。
25.根據(jù)權(quán)利要求23所述的系統(tǒng)級芯片設(shè)計方法，其特征在于，所述通信接口為SERDES 接口或 DDR 接口。`
【文檔編號】G06F15/78GK103678250SQ201310750121
【公開日】2014年3月26日 申請日期:2013年12月31日 優(yōu)先權(quán)日:2013年12月31日
【發(fā)明者】張華 , 胡紅旗 申請人:蘇州君嬴電子科技有限公司