專利名稱：用于受控頻率信號的接收機(jī)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及提供和接收受控頻率信號的發(fā)射機(jī)和接收機(jī)以及包括此類發(fā)射機(jī)和接收機(jī)的系統(tǒng)。
背景技術(shù)：
符號間干擾(ISI)通過疊加不同頻率的脈沖來降低信號的完整性。具有高頻脈沖的數(shù)據(jù)模式易受ISI影響。當(dāng)與較低頻率脈沖疊加時，相對于較低頻率脈沖，較高頻率脈沖會有更大相移并有更多衰減，從而導(dǎo)致較高頻率脈沖的損失。ISI引起的數(shù)據(jù)模式失真可能會導(dǎo)致錯誤。能發(fā)送現(xiàn)有信令中的未補(bǔ)償?shù)碾S機(jī)數(shù)據(jù)模式的頻率可能會被ISI限制。
均衡化和奈奎斯特信令是已經(jīng)提出的兩種針對ISI的解決方案。均衡化是嘗試在易受影響的數(shù)據(jù)模式中恢復(fù)較高頻率脈沖的幅度的曲線擬合方案。它尋求預(yù)測丟失的數(shù)據(jù)，并通過在窄脈沖上對幅度進(jìn)行預(yù)加強(qiáng)來恢復(fù)之。均衡化的缺點包括其最多是一個曲線擬合解決方案，該方案在數(shù)據(jù)的隨機(jī)脈沖中調(diào)整較高頻率脈沖的幅度以恢復(fù)任何所預(yù)測的幅度損失。所預(yù)測的損失是非常特定于系統(tǒng)和模式的，這樣，對于所預(yù)測的數(shù)據(jù)模式及其所用于的每種定制系統(tǒng)都需要進(jìn)行調(diào)諧。它易受未預(yù)測的數(shù)據(jù)模式和變化的系統(tǒng)傳輸函數(shù)的影響。這種解決方案的迭代性導(dǎo)致耗時的和特定于系統(tǒng)的實現(xiàn)方式，有可能永不收斂至最佳解決方案。
奈奎斯特信令是針對ISI的另一現(xiàn)有技術(shù)解決方案，其在時域內(nèi)使用升余弦或者Sinc函數(shù)脈沖以克服ISI。在實際中，實現(xiàn)這些函數(shù)的復(fù)雜度過高。
在源同步信令中，從發(fā)射機(jī)將數(shù)據(jù)信號和一個或者多個相關(guān)時鐘或者選通信號發(fā)送到接收機(jī)。接收電路使用所述時鐘或者選通信號來確定對數(shù)據(jù)信號進(jìn)行采樣的時間。
在某些信令技術(shù)中，定時信息可以被內(nèi)嵌在所發(fā)送的數(shù)據(jù)信號中，并可以通過狀態(tài)機(jī)恢復(fù)。插值器從例如鎖相環(huán)或者延遲鎖定環(huán)接收多個時鐘或者選通信號。所恢復(fù)的定時用于在由插值器接收的時鐘或者選通信號當(dāng)中或者之間進(jìn)行選擇，并將所選擇的時鐘或者選通信號提供給接收機(jī)以控制對輸入數(shù)據(jù)信號的采樣。在某些實施方式中，在數(shù)據(jù)信號中提供訓(xùn)練信息以在實際數(shù)據(jù)被發(fā)送前得到合適的采樣定時?？梢圆粫r地提供訓(xùn)練信息以保持采樣定時。在其它實施方式中，不使用訓(xùn)練信息，采樣定時從先前時間的數(shù)據(jù)信號產(chǎn)生。有多種技術(shù)用于嵌入定時信息。8B/10B技術(shù)是一種熟知的技術(shù)。
信號的傳輸可以是多點式(一個發(fā)射機(jī)至多個接收機(jī))或是點對點(一個發(fā)射機(jī)至一個接收機(jī))的。所述傳輸可以是單向、順序雙向、或者同時雙向的。
導(dǎo)線上信號的噪聲可能會導(dǎo)致信號受損。一種減小噪聲影響的技術(shù)是在兩條電線上發(fā)送數(shù)據(jù)，然后，通過觀察兩個接收信號之間的差異而不是絕對值來抑制噪聲。典型地，一條導(dǎo)線載送的信號是另一條導(dǎo)線的反相。
附圖簡述從下面給出的詳細(xì)描述和本發(fā)明各實施例的附圖可以更加完整地理解本發(fā)明，但是不應(yīng)當(dāng)將本發(fā)明限制在所述特定的實施例，其僅用于解釋和理解。


圖1是依照本發(fā)明某些實施例的系統(tǒng)的框圖表示。
圖2是依照本發(fā)明某些實施例的系統(tǒng)的框圖表示。
圖3是依照本發(fā)明某些實施例的圖1中的發(fā)射機(jī)的框圖表示。
圖4是依照本發(fā)明某些實施例的圖1中的發(fā)射機(jī)的框圖表示。
圖5是依照本發(fā)明某些實施例的圖1中的發(fā)射機(jī)的框圖表示。
圖6是可以在本發(fā)明某些實施例中使用的Clk和Clk*信號及Vin和Vin*信號的圖形表示。
圖7是可以通過依照本發(fā)明某些實施例的各種編碼方案產(chǎn)生的幅度編碼的受控頻率信號(CFS)和互補(bǔ)的幅度編碼的受控頻率信號(CCFS)的圖形表示。
圖8是依照本發(fā)明某些實施例的包括圖1中的發(fā)射機(jī)、接收機(jī)、導(dǎo)線的系統(tǒng)的示意性框圖表示。
圖9是依照本發(fā)明某些實施例的圖3和8中的編碼受控頻率輸出電路的示意性框圖表示。
圖10是依照本發(fā)明某些實施例的圖5中的編碼受控頻率輸出電路的示意性框圖表示。
圖11是依照本發(fā)明某些實施例的圖1中的接收機(jī)的示意性框圖表示。
圖12是依照本發(fā)明某些實施例的圖1中的接收機(jī)的示意性框圖表示。
圖13是依照本發(fā)明某些實施例的可以用在圖11和12的接收機(jī)中的電路的示意性框圖表示。
圖14是依照本發(fā)明某些實施例的可以用在圖11和12的接收機(jī)中的電路的示意性框圖表示。
圖15是依照本發(fā)明某些實施例的圖1中的接收機(jī)的示意性框圖表示。
圖16是依照本發(fā)明某些實施例的系統(tǒng)的示意性框圖表示。
圖17是依照本發(fā)明某些實施例的系統(tǒng)的示意性框圖表示。
圖18是依照本發(fā)明某些實施例的系統(tǒng)的示意性框圖表示。
圖19是依照本發(fā)明某些實施例的編碼受控頻率輸出電路的示意性框圖表示。
圖20是用在本發(fā)明某些實施例中的用于產(chǎn)生Clk和Clk*信號的電路及用于產(chǎn)生Vin和Vin*信號的電路的示意性框圖表示。
詳細(xì)說明在某些實施例中，此處描述的本發(fā)明包括一個系統(tǒng)，該系統(tǒng)具有將數(shù)據(jù)信號編碼為幅度編碼的受控頻率信號(CFS)的發(fā)射機(jī)。在某些實施例中，還產(chǎn)生互補(bǔ)的幅度編碼的受控頻率信號(CCFS)。CFS的電壓是VCFS，CCFS的電壓是VCCFS。
參照圖1，系統(tǒng)10包括芯片或者部分芯片14，以及芯片或者部分芯片16。在14和16表示部分芯片的情況下，它們可以在同一個芯片中。發(fā)射機(jī)20...22表示N個發(fā)射機(jī)，導(dǎo)線24A、24B...26A、26B表示N套雙導(dǎo)線，接收機(jī)28...30表示N個接收機(jī)。發(fā)射機(jī)20...22在導(dǎo)線24A、24B...26A、26B上向接收機(jī)28...30提供CFS和CCFS。發(fā)射機(jī)40...42表示M個發(fā)射機(jī)，導(dǎo)線44A、44B...46A、46B表示M套雙導(dǎo)線，接收機(jī)48...50表示M個接收機(jī)。M可以是與N相同的數(shù)字或者不同的數(shù)字。發(fā)射機(jī)40...42在導(dǎo)線44A、44B...46A、46B上向接收機(jī)48...50提供CFS和CCFS。發(fā)射機(jī)和接收機(jī)能以各組發(fā)射機(jī)和接收機(jī)對來處理。
在圖1中，導(dǎo)線24A、24B...26A、26B和44A、44B...46A、46B被表示為單向發(fā)送信號。作為選擇，也可使用雙向?qū)Ь€。例如，在圖2中，系統(tǒng)60包括芯片或者部分芯片64，以及芯片或者部分芯片66，其中發(fā)射機(jī)/接收機(jī)70...72通過雙向?qū)Ь€74A、74B...76A、76B與發(fā)射機(jī)/接收機(jī)78...80相耦合。傳輸可能是順序雙向或者同時雙向的。
1.發(fā)射機(jī)有多種方法可以構(gòu)造圖1和2中的發(fā)射機(jī)。例如，圖3-5例示了發(fā)射機(jī)20(同樣在圖1中示出)的不同實施例。在圖3-5中，發(fā)射機(jī)20包括用于在導(dǎo)線24A上產(chǎn)生CFS的第一編碼受控頻率輸出電路90和用于在導(dǎo)線24B上產(chǎn)生CCFS的第二編碼受控頻率輸出電路94。編碼受控頻率輸出電路90和94各接收至少一個時鐘信號和至少一個輸入信號。哪個信號被稱為CFS和哪個信號被稱為CCFS在某種程度上是任意的。但是，接收機(jī)應(yīng)該適當(dāng)?shù)貫镃FS和CCFS定路線(route)以得到所希望的極性。
導(dǎo)線102載送時鐘信號(Clk)，導(dǎo)線104載送Clk的反相(Clk*)，導(dǎo)線106載送輸入信號(Vin)，導(dǎo)線108載送反相輸入信號(Vin*)?？梢钥吹剑趫D3中，編碼受控頻率輸出電路90接收Clk和Vin*信號，而編碼受控頻率輸出電路94接收Clk和Vin信號。在圖4中，編碼受控頻率輸出電路90接收Clk和Vin*信號，而編碼受控頻率輸出電路94接收Clk*和Vin*信號。在圖5中，編碼受控頻率輸出電路90接收Clk、Vin和Vin*信號，而編碼受控頻率輸出電路94接收Clk*、Vin和Vin*信號。當(dāng)然，這些只是例子，且當(dāng)對發(fā)射機(jī)20或接收機(jī)28進(jìn)行修改時，圖3-5的發(fā)射機(jī)20可以接收時鐘和輸入信號的不同極性。
圖6圖示了在時間t0...t8上的Clk、Clk*、Vin和Vin*的代表性例子。但是，Clk、Clk*、Vin和Vin*的形狀可以與圖示有些許不同。例如，它們可以在形狀上更象正弦或者在形狀上更象方波。在圖6的特定例子中，在t0...t8時間段中的Vin的狀態(tài)是00111010。
存在多種可以與CFS和CCFS一起使用的編碼技術(shù)。這些編碼技術(shù)的例子包括同相位編碼(″In Phase Encoding″)、功率平衡幅度編碼(″Power BalancedEncoding″)和偏置平衡幅度編碼(″Offset Balanced Encoding″)。在圖7中，在t0+X...t8+X時間段上圖解了響應(yīng)于圖6中Clk、Clk*、Vin和Vin*信號中的三個或者四個的所述三種編碼技術(shù)的例子。還顯示了時間t0...t8上的Vin的狀態(tài)。VDD是電源電壓，VSS是地參考電壓。在該系統(tǒng)中，可以有其它電源電壓和地參考電壓。
圖7中，用于同相位編碼的CFS和CCFS由圖3中的發(fā)射機(jī)20提供。CCFS用虛線表示。在圖7的例子中，對于同相位編碼，在某一特定的采樣時間處，如果CCFS＞CFS，則CFS和CCFS表示邏輯0(低)電壓，如果CFS＞CCFS，則表示邏輯1(高)電壓。也可使用其它方法確定CFS和CCFS所表示的邏輯值。對于圖7中的每種編碼，在特定的信號中邏輯0或者邏輯1電壓的選擇是任意的，只要具有一致性并且相反邏輯值(反相)本來能夠被選擇即可。此處描述了高有效(asserted high)邏輯，但是也可使用低有效(asserted low)邏輯。
在圖7，用于功率平衡編碼的CFS和CCFS由圖4中的發(fā)射機(jī)20提供。在圖7的例子中，對于功率平衡編碼，當(dāng)CFS和CCFS的平均值小于VDD/2時，CFS和CCFS表示邏輯0電壓；當(dāng)其平均值大于VDD/2時，表示邏輯1電壓?？梢允褂闷渌椒▉泶_定CFS和CCFS所表示的邏輯值。
在圖7中，用于偏置平衡編碼的CFS和CCFS由圖5的發(fā)射機(jī)20提供。在圖7的例子中，對于偏置平衡編碼，當(dāng)CFS和CCFS在高低閾值之間時，CFS和CCFS表示邏輯0電壓，當(dāng)CFS和CCFS在高低閾值之外時，表示邏輯1電壓?？梢允褂闷渌椒▉泶_定CFS和CCFS所表示的邏輯值。
在圖7中，哪些信號被標(biāo)記為CFS和哪些信號被標(biāo)記為CCFS是任意的，雖然對于信號的定路線和電路可能會隨著選擇而變化。
圖8圖解了關(guān)于圖3中的發(fā)射機(jī)20(用于同相位編碼)和接收機(jī)28(用于解碼利用同相位編碼進(jìn)行編碼的信號)的某些實施例的附加細(xì)節(jié)。本發(fā)明不受這些細(xì)節(jié)限制。編碼受控頻率輸出電路90和94可以用于功率平衡編碼，但是和圖4所示具有不同的輸入。編碼受控頻率輸出電路90在導(dǎo)線102和108上接收Clk和Vin*信號，編碼受控頻率輸出電路94在導(dǎo)線102和106上接收Clk和Vin信號。在圖8的例子中，編碼受控頻率輸出電路90和94是相同的，但是它們可以不同。它們相同時的一個優(yōu)點是導(dǎo)致CFS和CCFS之間具有更緊密的定時容限(timing tolerance)。Clk信號由幅度編碼器150和170以及反相器156和176接收。向受控頻率驅(qū)動器158和178分別提供來自反相器156和176的反相時鐘信號。幅度編碼器150和170向幅度驅(qū)動器154和174分別提供信號，這樣，幅度驅(qū)動器154和174以及受控頻率驅(qū)動器158和178的組合在導(dǎo)線24A上提供所希望的CFS，并在導(dǎo)線24B上提供CCFS。在圖9和10中提供了幅度編碼器150和170的例子。接收機(jī)將在下個部分討論。
圖9提供了圖3中的編碼受控頻率輸出電路90的某些實施例的附加細(xì)節(jié)。本發(fā)明不受這些細(xì)節(jié)限制。幅度編碼器150包括或非(NOR)門210和與非(NAND)門212，其中每個都接收Clk和Vin*。在圖9的例子中，幅度驅(qū)動器154包括第一編碼驅(qū)動器202和第二編碼驅(qū)動器204。受控頻率驅(qū)動器158與第一和第二編碼驅(qū)動器202和204接收阻抗控制信號以產(chǎn)生3rO的輸出阻抗，其中rO是導(dǎo)線24A的特性阻抗。還示出了一個使能信號。阻抗信號和使能信號不是必須的。當(dāng)?shù)津?qū)動器158的輸入是邏輯1電壓時，它設(shè)法將其輸出(與導(dǎo)線24A相耦合)拉至其電源電壓VDD。當(dāng)?shù)津?qū)動器158的輸入是邏輯0電壓時，其設(shè)法將其輸出拉至地電壓VSS。同樣，當(dāng)?shù)谝缓偷诙幋a驅(qū)動器202和204的輸入是邏輯1電壓時，它們設(shè)法將其各自輸出拉至VDD，而當(dāng)所述輸入是邏輯0電壓時，它們設(shè)法將其輸出拉至VSS。
因此，CFS的電壓是到驅(qū)動器158、202和204的輸入的函數(shù)。例如，如果到158、202和204的輸入每個都是邏輯1電壓，則每個驅(qū)動器158、202和204都被拉至VDD，并且導(dǎo)線24A上的CFS被拉至VDD。同樣，如果所述每個輸入都是邏輯0電壓，則CFS被拉至VSS。當(dāng)?shù)津?qū)動器158、202和204的輸入中有一個是邏輯1電壓而有兩個輸入是邏輯0電壓時，則CFS被拉至1/3VDD。當(dāng)?shù)津?qū)動器158、202和204的輸入中有兩個是邏輯1電壓而有一個輸入是邏輯0電壓時，則CCFS被拉至2/3 VDD。(本發(fā)明不受這些細(xì)節(jié)限制。例如，驅(qū)動器158、202和204可以對輸入值進(jìn)行反相。)表1顯示作為Clk和Vin的函數(shù)的或非門210和與非門212的輸出。門210和212的輸出分別是驅(qū)動器202和204的輸入。該表同樣也顯示了反相器156的輸出(它是驅(qū)動器158的輸入)以及作為驅(qū)動器158與第一和第二編碼驅(qū)動器202和204的輸出的函數(shù)的CFS的值。

表1當(dāng)然，全高電壓信號不必嚴(yán)格地處于VDD，中等低電壓信號不必嚴(yán)格地處于1/3 VDD，中等高電壓信號不必嚴(yán)格的處于2/3 VDD，全低信號不必嚴(yán)格的處于VSS。
除了不同的輸入之外，圖4中的發(fā)射機(jī)20可以與圖3中的相同。作為選擇，圖5中的發(fā)射機(jī)20可以與圖4中的有些不同。
圖10顯示用于圖5的編碼受控頻率輸出電路94的一個例子。編碼受控頻率輸出電路90可以和圖5所示相同，只是有不同的輸入信號。在圖10中，除了所示的不同輸入信號之外，幅度編碼器170和圖9中的幅度編碼器150相同。幅度驅(qū)動器174和幅度驅(qū)動器154相同，但是也可以不同。受控頻率驅(qū)動器178和受控頻率驅(qū)動器158相同，但是也可以不同。
CFS和CCFS的組合通過低效噪聲和方便解碼而允許在數(shù)據(jù)傳輸?shù)妮^高頻率處實現(xiàn)良好的信號完整性。所述信號自身也具有某種抗擾性(針對ISI)。僅作一例，幅度編碼的受控頻率的數(shù)學(xué)模型在等式(1)中提供，其顯示了如下的傅立葉變換s(t)＝(B+E·m[trunc(t/2ω0)])cosω0t+VDD/2S(ω)＝(B+a·E)δ(ω0)+C(1)其中，t是時間，s(t)是時域中的函數(shù)，ω是頻率，ω0是控制頻率(數(shù)據(jù)被編碼的頻率)，m是編碼的數(shù)字值的陣列(包含數(shù)據(jù)模式)，B是用于基的常數(shù)值，E是用于編碼高的常數(shù)值，VDD是電源電壓，S(ω)是頻域中的函數(shù)，α是m中1和0的比例，δ(ω0)是沖擊函數(shù)，C是DC偏置常量。頻域中的沖擊函數(shù)(其具有編碼在其上的數(shù)據(jù))帶來消除或者充分地減小ISI的好處，因為所有或者幾乎所有的信號能量都被限制到單一頻率。本發(fā)明不受等式(1)的細(xì)節(jié)限制。
2.接收機(jī)圖1中的接收機(jī)28...30和48...50以及圖2中的收發(fā)信機(jī)/接收機(jī)70...72和78...80的接收機(jī)部件可以以多種設(shè)計來構(gòu)造。圖8顯示了該接收機(jī)的某些實施例的概括的框圖表示，但是本發(fā)明不受這些細(xì)節(jié)限制。參照圖8，接收機(jī)28包括幅度編碼的受控頻率(MECF)解碼器184，其在一個時延之后產(chǎn)生與輸入信號(Vin)具有相同邏輯值的異步解碼輸出信號(Vout)(或者，如果希望的話，則輸出信號Vout可以是輸入信號Vin的反相)。例如，響應(yīng)于圖6的Vin，Vout將會是00111010。時鐘導(dǎo)出電路188產(chǎn)生與CFS和CCFS有相同頻率、相同相位的導(dǎo)出時鐘信號。同步電路190使用該導(dǎo)出時鐘信號來將異步的Vout信號與系統(tǒng)時鐘同步(該系統(tǒng)時鐘是包括接收機(jī)28的芯片或者部分芯片的系統(tǒng)時鐘)，以產(chǎn)生經(jīng)同步的解碼輸出信號(Vout)信號。(在某些實施例中，并不使用時鐘導(dǎo)出電路188與同步電路190。)時鐘導(dǎo)出電路188也可以提供導(dǎo)出時鐘*信號，其是導(dǎo)出時鐘信號的反相(例如，圖6中的Clk和Clk*是反相的)。在某些實施例中，同步電路190使用導(dǎo)出時鐘信號和導(dǎo)出時鐘*信號，而在某些實施例中，只使用導(dǎo)出時鐘信號或者導(dǎo)出時鐘*信號。MECF解碼器184可以產(chǎn)生異步解碼*輸出信號(Vout*)。在某些實施例中，同步電路190接收Vout和Vout*，而在其它實施例中，它只接收Vout或者只接收Vout*。在某些實施例中，同步電路190產(chǎn)生經(jīng)同步的解碼輸出信號(Vout)和經(jīng)同步的解碼*輸出信號(Vout*)，Vout*是Vout的反相。在其它實施例中，同步電路190只產(chǎn)生經(jīng)同步的Vout或者只產(chǎn)生經(jīng)同步的Vout*。
圖11、12和15提供接收機(jī)28的例子。圖13和14提供可以在圖11和12的例子中使用的電路。本發(fā)明不受這些細(xì)節(jié)限制。
a.用于解碼由同相位編碼和功率平衡編碼產(chǎn)生的CFS和CCFS的接收機(jī)圖11提供在同相位編碼被用于產(chǎn)生CFS和CCFS的情況下使用的接收機(jī)28的例子。在圖11的例子中，MECF解碼器184是提供異步Vout信號的比較器。在所圖解的例子中，當(dāng)VCCFS＞VCFS時，異步Vout信號有邏輯0電壓，而當(dāng)VCFS＞VCCFS時，異步Vout信號具有邏輯1電壓。(根據(jù)實施方式，反相可能為真。)可以使用更加精細(xì)的電路以用于MECF解碼器。在圖11中，同步電路190提供經(jīng)同步的Vout信號和經(jīng)同步的Vout*信號。在其它實施例中，它可能只提供經(jīng)同步的Vout或者經(jīng)同步的Vout*?？梢允褂酶鞣N電路以使時鐘導(dǎo)出電路188從CFS和CCFS中產(chǎn)生導(dǎo)出時鐘信號和導(dǎo)出時鐘*信號。在圖13和14中，提供時鐘導(dǎo)出電路188的例子。
圖12提供在功率平衡編碼被用于產(chǎn)生CFS和CCFS的情況下使用的接收機(jī)28的例子。在圖12的例子中，時鐘導(dǎo)出電路188包括兩個比較器188-1和188-2，以產(chǎn)生導(dǎo)出時鐘信號和導(dǎo)出時鐘*信號，它們被同步電路190接收。作為選擇，只有導(dǎo)出時鐘信號或者只有導(dǎo)出時鐘*信號可以被同步電路190接收。在其它實施例中，同步電路190可以提供經(jīng)同步的Vout信號和經(jīng)同步的Vout*信號，或者只提供經(jīng)同步的Vout*信號?？梢允褂酶鞣N電路以使MECF解碼電路184產(chǎn)生異步Vout信號(以及異步Vout*，如果產(chǎn)生的話)。在圖13和14中提供MECF解碼器184的例子。
圖13圖解可以用于圖11中的時鐘導(dǎo)出電路188或者圖12中的MECF解碼器184的電路。在圖13的例子中，運算放大器234和236的正輸入端分別接收CFS和CCFS。放大器234和236的輸出端分別被耦合至節(jié)點N1和N3。運算放大器234和236的負(fù)輸入端被耦合至接節(jié)點N2。
導(dǎo)線24A和24B上的電壓擺幅不必和接收機(jī)28中的電壓擺幅相等。為了討論方便，導(dǎo)線24A和24B上的電源電壓和地電壓被稱為Vdd和Vss(參見圖7)，接收機(jī)28中的電源電壓和地電壓被稱為VDD和VSS。發(fā)射機(jī)20和接收機(jī)28中的電源電壓和地電壓可以相同也可以不同。
平均電路240由放大器234和236、節(jié)點N1、N2和N3以及阻值均為R1的電阻238和240組成。電阻238和240中的每一個都可以由例如N型場效應(yīng)晶體管(NFET)和p型場效應(yīng)晶體管(PFET)(例如圖14中的晶體管T11和T13)形成。所述晶體管可以是金屬氧化物半導(dǎo)體(MOS)類型。節(jié)點N1、N2、N3和N4的電壓分別被稱為VN1、VN2、VN3和VN4。VN2基本上是VCFS和VCCFS的平均，即(VCFS+VCCFS)/2。VN1基本上是Ad(VCFS-VCCFS)/2，VN3基本上是Ad(VCCFS-VCFS)/2，其中，Ad分別是運算放大器234和236的增益。
在本文中，術(shù)語“反相”用在Clk和Clk*邏輯反相、Vin和Vin*邏輯反相以及Vout和Vout*邏輯反相的上下文中。在該上下文中，反相指的是如果Clk是邏輯0電壓，那么Clk*是邏輯1電壓，以及如果Clk是邏輯1電壓，那么Clk*是邏輯0電壓。(當(dāng)然，邏輯0電壓不必處于VSS，邏輯1電壓不必處于VDD)。Vin和Vin*以及Vout和Vout*是同樣的情形。
參考反相電路244在節(jié)點N4上提供VN2的參考反相。參考反相電路244包括第一反相器(其包括PFET T2和NFET T3)，第二反相器(其包括PFET T6和NFET T7)，以及使能晶體管T1、T4、T5和T8。用于VN2和VN4的術(shù)語“參考反相”比術(shù)語“反相”略為寬松一點，因為VN2和VN4不必是常規(guī)的邏輯0或1電壓(雖然，它們可以是常規(guī)的邏輯0或1電壓)。有了參考反相，VN2和VN4在參考電壓的相對側(cè)。例如，在操作中，如果VN2大于參考電壓，那么VN4小于參考電壓，如果VN2小于參考電壓，那么VN4大于參考電壓。參考電壓的精確值并不重要，并且不必只有單一參考電壓。參考電壓可以是窄的電壓帶，其邊界可隨時間變化。
在同相位編碼情況下，圖13是圖11的時鐘導(dǎo)出電路188。當(dāng)CFS和CCFS信號如圖7所示變化時，比較器246和248的導(dǎo)出時鐘信號和導(dǎo)出時鐘*信號翻轉(zhuǎn)。如果VCFS是2/3 Vdd且VCCFS是Vdd(參見圖7中t0+X至t1+X之間)，那么VN2接近Vdd(大約5/6 Vdd)且VN1＜VN3。在VN1＜VN3的情況下，使能晶體管T1和T4導(dǎo)通，使能晶體管T5和T8關(guān)閉。(當(dāng)說到晶體管導(dǎo)通或者關(guān)閉時，可能意味著晶體管完全導(dǎo)通或關(guān)閉，或者充分地導(dǎo)通或關(guān)閉?？梢栽O(shè)置晶體管的閾值電壓以提供想要的導(dǎo)通或關(guān)閉水平。)在T1和T4導(dǎo)通的情況下，具有T2和T3的反相器被啟用，在T5和T8關(guān)閉的情況下，具有T6和T7的反相器被禁用。因為VN2接近Vdd、T2關(guān)閉且T3導(dǎo)通，所以VN4被拉向VSS，使得VN4和VN2處于參考電壓的相對側(cè)。在VN2接近Vdd且VN4處于或者接近VSS的情況下，比較器246提供邏輯0電壓輸出，比較器248提供邏輯1電壓輸出。應(yīng)當(dāng)注意，這與圖6中在t0和t1之間的Clk和Clk*的狀態(tài)相匹配。如上所述，可以選擇包括比較器246和248。
如果VCFS是Vss且VCCFS是1/3 Vdd(參見圖7中t1+X與t2+X之間)，那么VN2接近Vss(1/6 Vdd)且VN1＜VN3。在VN1＜VN3的情況下，使能晶體管T1和T4導(dǎo)通，且使能晶體管T5和T8關(guān)閉。因此，具有T2和T3的反相器被啟用，而具有T6和T7的反相器被禁用。因為VN2接近Vss、T2導(dǎo)通且T3關(guān)閉，所以VN4被拉向VDD，使得VN4和VN2處于參考電壓的相對側(cè)。在VN2接近Vss且VN4處于或者接近VDD的情況下，比較器246提供邏輯1電壓輸出，比較器248提供邏輯0電壓輸出。應(yīng)當(dāng)注意，這與圖6中在t1和t2之間的Clk和Clk*狀態(tài)相匹配。
如果VCFS是Vdd且VCCFS是2/3 Vdd(參見圖7中t2+X和t3+X之間)，則VN2接近Vdd(5/6Vdd)且VN1＞VN3。在VN1＞VN3的情況下，使能晶體管T1和T4關(guān)閉且使能晶體管T5和T8導(dǎo)通。因此，具有T2和T3的反相器被禁用，而具有T6和T7的反相器被啟用。因為VN2接近Vdd、T6關(guān)閉且T7導(dǎo)通，所以VN4被拉向VSS，使得VN4和VN2處于參考電壓的相對側(cè)。在VN2接近Vdd且VN4處于或者接近VSS的情況下，比較器246提供邏輯0電壓輸出，而比較器248提供邏輯1電壓輸出。應(yīng)當(dāng)注意，這與圖6中在t2和t3之間的Clk和Clk*的狀態(tài)相匹配。
如果VCFS是1/3 Vdd且VCCFS是Vss(參見圖7中t3+X和t4+X之間)，則VN2接近Vss(1/6 Vdd)且VN1＞VN3。在VN1＞VN3的情況下，使能晶體管T1和T4關(guān)閉，且使能晶體管T5和T8導(dǎo)通。因此，具有T2和T3的反相器被禁用，而具有T6和T7的反相器被啟用。因為VN2接近Vss、T6導(dǎo)通且T7關(guān)閉，所以VN4被拉向VDD，使得VN4和VN2處于參考電壓的相對側(cè)。在VN2接近Vss且VN4處于或者接近VDD的情況下，比較器246提供邏輯1電壓輸出，而比較器248提供邏輯0電壓輸出。應(yīng)當(dāng)注意，這與圖6中在t3和t4之間的Clk和Clk*的狀態(tài)相匹配。
在功率平衡編碼的情況下，圖13是圖12中的MECF解碼器184。由比較器248輸出的異步解碼輸出信號Vout的狀態(tài)是CFS和CCFS的電壓的函數(shù)。如果其被包括在內(nèi)，則比較器246提供Vout*。如果VCFS是Vss且VCCFS是2/3 Vdd(參見圖7中t0+X和t1+X之間)，則VN2約是1/3 Vdd且VN1＜VN3。在VN1＜VN3的情況下，使能晶體管T1和T4導(dǎo)通，且使能晶體管T5和T8關(guān)閉，這樣只有具有T2和T3的反相器被啟用。因為VN2是1/3 Vdd、T2導(dǎo)通且T3關(guān)閉，所以VN4被拉向VDD，使得VN4和VN2處于參考電壓的相對側(cè)。在VN2接近Vss且VN4處于或者接近VDD的情況下，比較器246為Vout*提供邏輯1電壓輸出，而比較器248為Vout提供邏輯0電壓輸出，這與圖6中時間t0和t1之間的Vin相匹配。在某些實施例中，只包括比較器246；在某些實施例中，只包括比較器248；而在某些實施例中，包括比較器246和248。根據(jù)實現(xiàn)方式，同步電路190可能會反相MECF 184的輸出。
如果VCFS是2/3 Vdd且CCFS是Vss(參見圖7中t1+X和t2+X之間)，則VN2約是1/3 Vdd且VN1＞VN3。在VN1＞VN3的情況下，使能晶體管T1和T4關(guān)閉，且使能晶體管T5和T8導(dǎo)通，這樣只有具有T6和T7的反相器被啟用。因為VN2是1/3 Vdd、T6導(dǎo)通且T7關(guān)閉，所以VN4被拉向VDD，使得VN4和VN2處于參考電壓的相對側(cè)。在VN2接近Vss且VN4處于或者接近VDD的情況下，比較器246為Vout*提供邏輯1電壓輸出，而比較器248為Vout提供邏輯0電壓輸出，這與圖6中時間t1和t2之間的Vin相匹配。
如果VCFS是1/3 Vdd且CCFS是Vdd(參見圖7中t2+X和t3+X之間)，則VN2約為2/3 Vdd且VN1＜VN3。在VN1＜VN3的情況下，使能晶體管T1和T4導(dǎo)通，而使能晶體管T5和T8關(guān)閉，這樣，只有具有T2和T3的反相器被啟用。因為VN2是2/3 Vdd、T2關(guān)閉且T3導(dǎo)通，所以VN4被拉向VSS，使得VN4和VN2處于參考電壓的相對側(cè)。在VN2接近Vdd且VN4處于或者接近VSS的情況下，比較器246為Vout*提供邏輯0電壓輸出，而比較器248為Vout提供邏輯1電壓輸出，這與圖6中時間t2和t3之間的Vin相匹配。
如果VCFS是Vdd且CCFS是1/3 Vdd(參見圖7中t3+X和t4+X之間)，那么VN2約是2/3 Vdd且VN1＞VN3。在VN1＞VN3的情況下，使能晶體管T1和T4關(guān)閉，而使能晶體管T5和T8導(dǎo)通，這樣，只有具有T6和T7的反相器被啟用。因為VN2是2/3 Vdd、T7導(dǎo)通且T6關(guān)閉，所以VN4被拉向VSS，使得VN4和VN2處于參考電壓的相對側(cè)。在VN2接近Vdd且VN4處于或者接近VSS的情況下，比較器246為Vout*提供邏輯0電壓輸出，而比較器248為Vout提供邏輯1電壓輸出，這與圖6中時間t3和t4之間的Vin吻合。
每個晶體管的β(共發(fā)射極電路電流放大系數(shù))可以都相同。但是，通過使晶體管T1、T4、T5和T8具有比反相器的晶體管小的β，可以實現(xiàn)從Vdd和Vss至VDD和VSS的更好的電平偏移，并且增益會更加平坦。
圖14提供能用于圖11中的時鐘導(dǎo)出電路188或者圖12中的MECF解碼器184的電路的另一個例子。圖14和圖13類似，但是有些差別。圖14中的晶體管T11和T13以及T12和14被示為替換圖13中的電阻238和電阻240。另外，圖14不包括圖13中的諸如T1、T4、T5和T8之類的使能晶體管。在圖14中，當(dāng)VN2為低時，晶體管T15和T16關(guān)閉，而T17和T18導(dǎo)通，從而提供退化的參考反相器(有較弱的競爭(weak contention))，使得節(jié)點VN4被拉高。當(dāng)VN2為高時，晶體管T17和T18關(guān)閉，而T15和T16導(dǎo)通，從而提供退化的參考反相器(有較弱的競爭)，使得節(jié)點VN4被拉低。各晶體管的β可以相同或不同。
b.用于解碼通過偏置平衡編碼產(chǎn)生的CFS和CCFS的接收機(jī)圖15提供用于在使用偏置平衡編碼來產(chǎn)生CFS和CCFS的情況下的接收機(jī)28的例子。應(yīng)當(dāng)注意圖7的高低閾值。在圖15的例子中，時鐘導(dǎo)出電路188包括兩個比較器188-1和188-2，以產(chǎn)生導(dǎo)出時鐘信號和導(dǎo)出時鐘*信號，它們被同步電路190接收。作為選擇，只有導(dǎo)出時鐘信號或者只有導(dǎo)出時鐘*信號可以被同步電路190接收。在其它實施例中，同步電路190能提供經(jīng)同步的Vout信號和經(jīng)同步的Vout*信號，或者只提供經(jīng)同步的Vout*信號。能使用多種電路以用于使MECF解碼電路184產(chǎn)生異步Vout信號(以及異步Vout*，如果產(chǎn)生的話)。圖15提供MECF解碼器184的例子，但是本發(fā)明不被這些細(xì)節(jié)限制。
參照圖15的MECF解碼器184，晶體管T20、T21、T22和T23充當(dāng)多路復(fù)用器。在其正輸入端，比較器324從一個分壓器接收一個相應(yīng)于高閾值電壓的電壓(示于圖7)，該分壓器包括阻值為R7的電阻312和阻值為R8的電阻314，其中R8＞R7。在其正輸入端，比較器326從一個分壓器接收一個相應(yīng)于低閾值電壓的電壓(示于圖7)，該分壓器包括阻值為R8的電阻316和阻值為R7的電阻318。
在Vin是邏輯0電壓的情況下，VCFS和VCCFS在高低閾值之內(nèi)(圖7中t0+X至t2+X)。如果VCFS＞VCCFS，則導(dǎo)出時鐘是邏輯1電壓，而導(dǎo)出時鐘*是邏輯0電壓，使得T20和T23導(dǎo)通而T21和T22關(guān)閉。CFS被傳遞至比較器324的負(fù)輸入端，而CCFS被傳遞至比較器326的負(fù)輸入端。在VCFS＜高閾值的情況下，比較器324的輸出是邏輯1電壓。在VCCFS＞低閾值的情況下，比較器326的輸出是邏輯0電壓。因此，比較器328輸出Vout為邏輯0電壓，其與圖6中t0至t1的Vin相匹配。作為選擇，Vout可以是Vin的反相。一個附加的比較器可以提供Vout*。
如果VCFS＜VCCFS，則導(dǎo)出時鐘是邏輯0電壓，而導(dǎo)出時鐘*是邏輯1電壓，使得T20和T23關(guān)閉而T21和T22導(dǎo)通。CCFS被傳遞至比較器324的負(fù)輸入端，而CFS被傳遞至比較器326的負(fù)輸入端。在VCCFS＜高閾值的情況下，比較器324的輸出是邏輯1電壓。在VCFS＞低閾值的情況下，比較器326的輸出是邏輯0電壓。因此，比較器328輸出Vout為邏輯0電壓，其與圖6中t0至t1的Vin相匹配。
在Vin是邏輯1電壓的情況下，VCFS和VCCFS在高低閾值之外(圖7中t2+X至t5+X)。如果VCFS＞VCCFS，那么導(dǎo)出時鐘是邏輯1電壓，而導(dǎo)出時鐘*是邏輯0電壓，使得T20和T23導(dǎo)通而T21和T22關(guān)閉。CFS被傳遞至比較器324的負(fù)輸入端，而CCFS被傳遞至比較器326的負(fù)輸入端。在VCFS＞高閾值的情況下，比較器324的輸出是邏輯0電壓。在VCCFS＜低閾值的情況下，比較器326的輸出是邏輯1電壓。因此，比較器328輸出Vout為邏輯1電壓，其與圖6中t2至t3的Vin相匹配。如果VCFS＜VCCFS，則導(dǎo)出時鐘是邏輯0電壓，而導(dǎo)出時鐘*是邏輯1電壓，使得T20和T23關(guān)閉而T21和T22導(dǎo)通。CCFS被傳遞至比較器324的負(fù)輸入端，而CFS被傳遞至比較器326的負(fù)輸入端。在VCCFS＞高閾值的情況下，比較器324的輸出是邏輯0電壓。在VCFS＜低閾值的情況下，比較器326的輸出是邏輯1電壓。因此，比較器328輸出Vout為邏輯1電壓，其與圖6中t3至t4的Vin相匹配。
3.附加的信息和實施例如上所述，組合地使用CFS信號和CCFS信號來傳送信息具有優(yōu)勢。但是，可以只在CFS中傳送信息。(回想在圖7中，選擇哪個信號被標(biāo)記為CFS和哪個被標(biāo)記為CCFS是任意的。)例如，在圖16中，發(fā)射機(jī)350通過導(dǎo)線24A只在CFS中提供Vin(或者Vin*)信息至接收機(jī)358，接收機(jī)358將該信息恢復(fù)為Vout(或者Vout*)。
本發(fā)明不限于發(fā)射機(jī)和接收機(jī)電路之間的特定類型的互連。例如，發(fā)射機(jī)和接收機(jī)的所圖解版本示出了作為載送傳統(tǒng)電信號的電導(dǎo)線的互連。但是，也可使用包括電磁互連在內(nèi)的多種其它類型的互連(例如，波導(dǎo)(包括光纖)和射頻(RF))。僅作一例，圖17圖解了例如發(fā)射機(jī)20或者350這類發(fā)射機(jī)中的EM發(fā)射機(jī)362，并提供例如接收機(jī)28或者358這樣的接收機(jī)中的EM接收機(jī)366。EM發(fā)射機(jī)362在導(dǎo)線24A上接收CFS，并在波導(dǎo)368上將其提供給EM接收機(jī)366，該接收機(jī)366將所接收的CFS提供給導(dǎo)線24A。CFS的信息可作為波導(dǎo)368上的光信號來載送。使用沒有波導(dǎo)的光信號是可能的，但或許不實用。在圖17包括發(fā)射機(jī)20的情況下，同樣也將有用于CCFS的另一波導(dǎo)和導(dǎo)線24B。
除了EM發(fā)射機(jī)372是無線發(fā)射機(jī)、EM接收機(jī)376是無線接收機(jī)之外，圖18圖解的系統(tǒng)和圖17的相似。圖18可以包括諸如RF這樣的無線技術(shù)。發(fā)射機(jī)372和接收機(jī)376可以包括λ/4天線。
導(dǎo)線24A和24B不必是連續(xù)的，而是可以包括中間電路、通路等。這些導(dǎo)線可以包括用于AC耦合的電容，雖然這樣可能會減緩開關(guān)速度。
本發(fā)明可以用于圖1和2所示的其中每個發(fā)射機(jī)都有一個接收機(jī)的點對點互連系統(tǒng)中。本發(fā)明還可用在其中信號從一個發(fā)射機(jī)發(fā)送至多個接收機(jī)的系統(tǒng)中。
在僅為CFS和CCFS編碼邏輯0電壓或邏輯1電壓這方面圖解發(fā)射機(jī)和接收機(jī)。作為選擇，可在CFS和CCFS中編碼多于兩個邏輯值。例如，參照圖19，編碼受控頻率輸出電路包括第三編碼驅(qū)動器410，以允許多于兩個電壓電平(多于邏輯0和邏輯1值，還有邏輯2值)。幅度編碼器和接收機(jī)可以隨之改變。
對于所發(fā)送的CFS和CCFS，本發(fā)明不限于特定類型、格式、內(nèi)容或者意義。在某些實施中，一些導(dǎo)線載送命令，另一些導(dǎo)線載送地址，還有其它導(dǎo)線載送數(shù)據(jù)。在某些實施例中，命令、地址和數(shù)據(jù)在一個多路復(fù)用的信號中提供。在某些實施例中，命令可以通過使用不同信令的發(fā)射機(jī)和接收機(jī)載送。其它編碼技術(shù)(例如8b/10b編碼)可以與此處描述的編碼技術(shù)一起使用。所圖示的電路只是例子。各種信號的極性可以改變。
所圖示的電路可以包括附加的電路，例如靜電放電(ESD)電路、使能信號控制電路以及定時鏈。在替換實施例中，CFS可以以差分的方式在兩條導(dǎo)線上載送，而CCFS也可以以差分的方式在兩條導(dǎo)線上載送。
存在多種可以產(chǎn)生Clk、Clk*、Vin和Vin*信號的方法。圖20圖解了用于提供這些信號的電路，但是本發(fā)明不需要該電路。多相位電路420包括觸發(fā)器422和424(可以是雙穩(wěn)態(tài)多諧振蕩器(flip-flop))，其接收Clk信號，并向異或門428和異或非門430提供翻轉(zhuǎn)的輸出。將門428的輸出提供給包括緩沖器432和反相器434的定時鏈，以在導(dǎo)線102上提供Clk信號。將門430的輸出提供給包括緩沖器436和反相器438的定時鏈，以在導(dǎo)線104上提供Clk*信號。以類似的方式，多相位電路440包括觸發(fā)器442和444(可以是雙穩(wěn)態(tài)多諧振蕩器)，其接收Clk信號，并向異或門448和異或非門450提供翻轉(zhuǎn)的輸出。將門448的輸出提供給包括緩沖器452和反相器454的定時鏈，以在導(dǎo)線106上提供Vin信號。將門450的輸出提供給包括緩沖器456和反相器458的定時鏈，以在導(dǎo)線108上提供Vin*信號。定時鏈的一個目的是增加Clk、Clk*、Vin和Vin*信號的驅(qū)動電流。可以通過修改電路來改變各信號的極性。定時鏈還可用在上述發(fā)射機(jī)和/或接收機(jī)中以提高驅(qū)動電流。
術(shù)語“響應(yīng)”表示至少部分地引起另一事情或事件的一件事情或者事件，雖然該事情或者事件可能還有其它起因。
實施例是發(fā)明的一種實現(xiàn)方式或者例子。說明書中的參考“實施例”、“一個實施例”、“某些實施例”或“其它實施例”是指結(jié)合所述實施例描述的特定特征、結(jié)構(gòu)和特性至少被包括在本發(fā)明的某些實施例中，但不必被包括在本發(fā)明的所有實施例中?！皩嵤├薄ⅰ耙粋€實施例”或者“某些實施例”這些不同的出現(xiàn)形式不一定都涉及到同樣的實施例。
如果本發(fā)明聲明芯片、特征、結(jié)構(gòu)或者特性“可以”、“可能”或者“能夠”被包括，那么該特定芯片、特征、結(jié)構(gòu)或者特性就不必被包括在內(nèi)。如果說明書或者權(quán)利要求中提到“一個”元件，則并不表示只有一個該元件。如果說明書或者權(quán)利要求書中提到“附加”元件，則并不排除有多于一個該附加元件。
本發(fā)明不受此處所列的特定細(xì)節(jié)限制。實際上，那些受益于本公開內(nèi)容的本領(lǐng)域技術(shù)人員將明白，可以在本發(fā)明的范圍內(nèi)對前述說明和附圖進(jìn)行許多其它的修改。因此，限定本發(fā)明范圍的是如下包括任何修改的權(quán)利要求書。
權(quán)利要求
1.一種芯片，包括一個接收機(jī)，包括用于載送幅度編碼的受控頻率信號(CFS)的第一導(dǎo)線和用于載送互補(bǔ)的幅度編碼的受控頻率信號(CCFS)的第二導(dǎo)線；以及用于從第一和第二導(dǎo)線接收CFS和CCFS并且將它們解碼以產(chǎn)生輸出信號的電路。
2.根據(jù)權(quán)利要求1所述的芯片，其中輸出信號為用于產(chǎn)生CFS和CCFS的輸入信號的時延版本。
3.根據(jù)權(quán)利要求1所述的芯片，其中輸出信號為用于產(chǎn)生CFS和CCFS的輸入信號的時延版本的反相。
4.一種芯片，包括一個接收機(jī)，包括用于載送幅度編碼的受控頻率信號(CFS)的第一導(dǎo)線和用于載送互補(bǔ)的幅度編碼的受控頻率信號(CCFS)的第二導(dǎo)線；耦合到第一和第二導(dǎo)線的幅度編碼受控頻率(MECF)解碼器電路，用于接收CFS和CCFS并且作為響應(yīng)而提供一個異步解碼輸出信號；耦合到第一和第二導(dǎo)線的時鐘導(dǎo)出電路，用于接收CFS和CCFS并且作為響應(yīng)而提供一個導(dǎo)出時鐘信號；以及同步電路，用于接收所述異步解碼輸出信號、系統(tǒng)時鐘以及所述導(dǎo)出時鐘信號，并且作為響應(yīng)而提供一個經(jīng)同步的解碼輸出信號。
5.根據(jù)權(quán)利要求4所述的芯片，其中時鐘導(dǎo)出電路包括比較器，用以比較CFS和CCFS并且作為響應(yīng)而提供所述導(dǎo)出時鐘信號。
6.根據(jù)權(quán)利要求5所述的芯片，其中時鐘導(dǎo)出電路包括附加的比較器，用以比較CFS和CCFS并且作為響應(yīng)而提供所述導(dǎo)出時鐘信號的反相，并且其中同步電路使用所述導(dǎo)出時鐘信號的反相和所述導(dǎo)出時鐘信號來提供所述經(jīng)同步的解碼輸出信號。
7.根據(jù)權(quán)利要求4所述的芯片，其中時鐘導(dǎo)出電路包括平均電路，用于提供CFS和CCFS的經(jīng)平均的信號；參考反相電路，用于提供該平均信號相對于一個參考電壓的參考反相；以及一個比較器，用于比較所述經(jīng)平均的信號和所述參考反相以便產(chǎn)生所述導(dǎo)出時鐘信號。
8.根據(jù)權(quán)利要求7所述的芯片，其中時鐘導(dǎo)出電路進(jìn)一步包括附加的比較器，用以比較所述經(jīng)平均的信號和所述參考反相以便產(chǎn)生所述導(dǎo)出時鐘信號的反相。
9.根據(jù)權(quán)利要求7所述的芯片，其中參考反相器電路在反相器以及電源和接地信號之間包括使能晶體管。
10.根據(jù)權(quán)利要求9所述的芯片，其中所述使能晶體管中的每一個都具有低于反相器的晶體管的共發(fā)射極電路電流放大系數(shù)β。
11.根據(jù)權(quán)利要求4所述的芯片，其中MECF解碼器包括比較器，用以比較CFS和CCFS并且提供所述異步解碼輸出信號。
12.根據(jù)權(quán)利要求4所述的芯片，其中MECF解碼器包括附加的比較器，用以比較CFS和CCFS并且提供所述異步解碼輸出信號的反相。
13.根據(jù)權(quán)利要求4所述的芯片，其中所述異步解碼輸出信號為用于產(chǎn)生CFS和CCFS的輸入信號的時延版本。
14.根據(jù)權(quán)利要求4所述的芯片，其中所述異步解碼輸出信號為用于產(chǎn)生CFS和CCFS的輸入信號的時延版本的邏輯反相。
15.根據(jù)權(quán)利要求4所述的芯片，其中MECF解碼器包括平均電路，用于提供CFS和CCFS的經(jīng)平均的信號；參考反相電路，用于提供該平均信號相對于一個參考電壓的參考反相；以及一個比較器，用于比較所述經(jīng)平均的信號和所述參考反相，以便產(chǎn)生所述異步解碼輸出信號。
16.根據(jù)權(quán)利要求15所述的芯片，其中MECF解碼器進(jìn)一步包括附加的比較器，用以比較所述經(jīng)平均的信號和所述參考反相以便產(chǎn)生所述異步解碼輸出信號的反相。
17.根據(jù)權(quán)利要求15所述的芯片，其中參考反相器電路在反相器以及電源和接地信號之間包括使能晶體管。
18.根據(jù)權(quán)利要求15所述的芯片，其中所述使能晶體管中的每一個都具有低于反相器的晶體管的共發(fā)射極電路電流放大系數(shù)β。
19.根據(jù)權(quán)利要求4所述的芯片，其中MECF解碼器包括第一傳遞電路，用于選擇性地傳遞CFS或CCFS；第二傳遞電路，用于選擇性地傳遞CFS或CCFS；第一比較器，用于將從第一傳遞電路傳遞的CFS或CCFS與一個高閾值電壓相比較，并且作為響應(yīng)而提供一個輸出；第二比較器，用于將從第二傳遞電路傳遞的CFS或CCFS與一個低閾值電壓相比較，并且作為響應(yīng)而提供一個輸出；第三比較器，用于將第一比較器和第二比較器的輸出進(jìn)行比較以便產(chǎn)生所述異步解碼輸出信號。
20.根據(jù)權(quán)利要求19所述的芯片，其中第一和第二傳遞電路接收所述導(dǎo)出時鐘信號以及一個反相的導(dǎo)出時鐘信號。
21.根據(jù)權(quán)利要求4所述的芯片，進(jìn)一步包括第一和第二電磁接收機(jī)，用以接收表示CFS和CCFS的第一和第二電磁信號并且將它們轉(zhuǎn)換為CFS和CCFS。
22.一種系統(tǒng)，包括包括發(fā)射機(jī)的第一芯片，用于響應(yīng)于一個輸入信號而產(chǎn)生幅度編碼的受控頻率信號(CFS)以及互補(bǔ)的幅度編碼的受控頻率信號(CCFS)；以及包括接收機(jī)的第二芯片，用于從第一和第二導(dǎo)線接收CFS和CCFS并且將它們解碼以產(chǎn)生輸出信號。
23.根據(jù)權(quán)利要求22所述的系統(tǒng)，其中輸出信號為輸入信號的時延版本。
24.根據(jù)權(quán)利要求22所述的系統(tǒng)，其中輸出信號為輸入信號的時延版本的反相。
25.根據(jù)權(quán)利要求22所述的系統(tǒng)，其中發(fā)射機(jī)響應(yīng)于輸入信號和輸入信號的反相而產(chǎn)生CFS和CCFS。
26.根據(jù)權(quán)利要求22所述的系統(tǒng)，其中接收機(jī)包括載送CFS的第一導(dǎo)線和載送CCFS的第二導(dǎo)線；耦合到第一和第二導(dǎo)線的幅度編碼受控頻率(MECF)解碼器電路，用于接收CFS和CCFS并且作為響應(yīng)而提供一個異步解碼輸出信號；耦合到第一和第二導(dǎo)線的時鐘導(dǎo)出電路，用于接收CFS和CCFS并且作為響應(yīng)而提供一個導(dǎo)出時鐘信號；以及同步電路，用于接收所述異步解碼輸出信號、系統(tǒng)時鐘以及所述導(dǎo)出時鐘信號，并且作為響應(yīng)而提供一個經(jīng)同步的解碼輸出信號。
27.根據(jù)權(quán)利要求26所述的系統(tǒng)，其中時鐘導(dǎo)出電路包括比較器，用以比較CFS和CCFS并且作為響應(yīng)而提供所述導(dǎo)出時鐘信號。
28.根據(jù)權(quán)利要求27所述的系統(tǒng)，其中時鐘導(dǎo)出電路包括附加的比較器，用以比較CFS和CCFS并且作為響應(yīng)而提供所述導(dǎo)出時鐘信號的反相，并且其中同步電路使用所述導(dǎo)出時鐘信號的反相和所述導(dǎo)出時鐘信號來提供所述經(jīng)同步的解碼輸出信號。
29.根據(jù)權(quán)利要求26所述的系統(tǒng)，其中時鐘導(dǎo)出電路包括平均電路，用于提供CFS和CCFS的經(jīng)平均的信號；參考反相電路，用于提供該平均信號相對于一個參考電壓的參考反相；以及一個比較器，用于比較所述經(jīng)平均的信號和所述參考反相以便產(chǎn)生所述導(dǎo)出時鐘信號。
30.根據(jù)權(quán)利要求29所述的系統(tǒng)，其中時鐘導(dǎo)出電路進(jìn)一步包括附加的比較器，用以比較所述經(jīng)平均的信號和所述參考反相以便產(chǎn)生所述導(dǎo)出時鐘信號的反相。
31.根據(jù)權(quán)利要求26所述的系統(tǒng)，其中MECF解碼器包括比較器，用以比較CFS和CCFS并且提供所述異步解碼輸出信號。
32.根據(jù)權(quán)利要求26所述的系統(tǒng)，其中MECF解碼器包括附加的比較器，用以比較CFS和CCFS并且提供所述異步解碼輸出信號的反相。
33.根據(jù)權(quán)利要求26所述的系統(tǒng)，其中所述異步解碼輸出信號為用于產(chǎn)生CFS和CCFS的輸入信號的時延版本。
34.根據(jù)權(quán)利要求26所述的系統(tǒng)，其中所述異步解碼輸出信號為用于產(chǎn)生CFS和CCFS的輸入信號的時延版本的邏輯反相。
35.根據(jù)權(quán)利要求26所述的系統(tǒng)，其中MECF解碼器包括第一傳遞電路，用于選擇性地傳遞CFS或CCFS；第二傳遞電路，用于選擇性地傳遞CFS或CCFS；第一比較器，用于將從第一傳遞電路傳遞的CFS或CCFS與一個高閾值電壓相比較并且作為響應(yīng)而提供一個輸出；第二比較器，用于將從第二傳遞電路傳遞的CFS或CCFS與一個低閾值電壓相比較并且作為響應(yīng)而提供一個輸出；第三比較器，用于將第一比較器和第二比較器的輸出進(jìn)行比較以便產(chǎn)生所述異步解碼輸出信號。
36.根據(jù)權(quán)利要求35所述的系統(tǒng)，其中第一和第二傳遞電路接收所述導(dǎo)出時鐘信號以及一個反相的導(dǎo)出時鐘信號。
37.根據(jù)權(quán)利要求22所述的系統(tǒng)，進(jìn)一步包括第一和第二電磁接收機(jī)，用以接收表示CFS和CCFS第一和第二電磁信號并且將它們轉(zhuǎn)換為CFS和CCFS。
全文摘要
在某些實施例中，接收機(jī)包括用以載送幅度編碼的受控頻率信號(CFS)的第一導(dǎo)線以及用以載送互補(bǔ)的幅度編碼的受控頻率信號(CCFS)的第二導(dǎo)線。該接收機(jī)進(jìn)一步包括用以從第一和第二導(dǎo)線接收CFS和CCFS并對它們進(jìn)行解碼從而產(chǎn)生輸出信號的電路。其它實施例被描述并且要求對其進(jìn)行保護(hù)。
文檔編號H04L25/49GK1679230SQ03819666
公開日2005年10月5日 申請日期2003年8月21日 優(yōu)先權(quán)日2002年8月21日
發(fā)明者J·格里芬, J·耶克斯, B·普賴恩斯, K·塞爾夫 申請人:英特爾公司