本發(fā)明是有關于一種存儲器裝置，特別是一種具有與陣列層級分開的頁面緩沖器層級中的頁面緩沖器的存儲器裝置及其制造方法。

背景技術：
存儲器裝置，例如是與非門(NAND)閃存裝置是利用配置在一陣列中的存儲單元以儲存數(shù)據(jù)。透過使用選擇此陣列中的特定字線及位線的一地址譯碼器，可針對此存儲單元陣列中的特定存儲單元執(zhí)行多種操作。此存儲單元陣列中的數(shù)據(jù)可經(jīng)由輸入輸出電路以及一耦接至此陣列中的位線的頁面緩沖器而被存取。在典型的存儲器裝置構(gòu)造中，地址譯碼器被設置為與此存儲單元陣列的一側(cè)鄰接。頁面緩沖器被設置為與此存儲單元陣列的另一側(cè)鄰接。例如輸入輸出電路的其他周邊電路被設置圍繞地址譯碼器、頁面緩沖器以及此存儲單元陣列的周圍區(qū)域中。為了提供高數(shù)據(jù)速率，多條平行的位線是被設置在此存儲單元陣列的頂端，藉以將選定的存儲單元耦合至頁面緩沖器。為了提高存儲器密度，設計者一直在尋找利用疊層多層級的存儲單元建立一種三維(3D)存儲器陣列的技術，用以達到更大的儲存容量，且達到每比特較低的成本。舉例而言，薄膜晶體管技術是被應用至下述的電荷捕捉存儲器技術：Lai等人的”一種多層可疊層的薄膜晶體管(TFT)與非門型閃存(AMulti-LayerStackableThin-FilmTransistor(TFT)NAND-TypeFlashMemory)”，2006年12月11-13日的IEEE國際電子元件會議；以及Jung等人的”通過使用在ILD及TANOS構(gòu)造上疊層單晶硅層超過30nm節(jié)點的三維疊層的與非門閃存技術(ThreeDimensionallyStackedNANDFlashMemoryTechnologyUsingStackingSingleCrystalSiLayersonILDandTANOSStructureforBeyond30nmNode)″，2006年12月11-13日的IEEE國際電子元件會議。為了圖案化一三維存儲器陣列中的多層級的存儲單元，其設計法通常較典型2D存儲器為寬松。放寬的設計法則(例如在平行位線之間的一較寬的最小間隔)可減少將選定的存儲單元耦合至頁面緩沖器的位線的數(shù)目，從而降低三維存儲器陣列的數(shù)據(jù)速率。為克服放寬的設計法則并改善數(shù)據(jù)速率，可將一三維存儲器陣列分為多個三維存儲單元的子陣列。每個子陣列具有自己專用的頁面緩沖器，設置成與相對應的子陣列鄰接。然而，這種存儲器裝置構(gòu)造需要一較大的面積以供頁面緩沖器使用，并為一既定的晶粒尺寸的可利用面積而縮小存儲單元。理想上是可提供一種關于存儲器裝置構(gòu)造的技術，用以促進一三維存儲器陣列的整合并改善三維存儲器陣列的數(shù)據(jù)速率，而不需要為一既定晶粒尺寸的可利用的面積而降低三維存儲器陣列。

技術實現(xiàn)要素：
本發(fā)明提供一種存儲器裝置及其制造方法。存儲器裝置包括在一陣列層級晶粒中的一存儲單元陣列。此陣列包括多個子陣列。存儲器裝置亦包括多個頁面緩沖器，用于在一頁面緩沖器層級晶粒中的對應的子陣列。晶粒間的連接部是被設計成用于將頁面緩沖器層級晶粒中的頁面緩沖器電性耦接至陣列層級晶粒中的對應的子陣列的數(shù)據(jù)線。本發(fā)明的其他實施樣態(tài)及優(yōu)點可在檢閱圖式、詳細說明以及隨附的權利要求范圍時獲得了解。附圖說明圖1是繪示依據(jù)本發(fā)明實施例的存儲器與周邊電路的簡化方塊圖，存儲器包括在一陣列晶粒上的三維與非門閃存陣列，而周邊電路包括在一頁面緩沖器層級晶粒上的子陣列頁面緩沖器。圖2為圖1所繪示的陣列層級晶粒上的存儲器陣列的一實施例的子陣列的一部分的示意圖。圖3為圖1所繪示的陣列層級晶粒上的存儲器陣列的一實施例的子陣列的一部分的透視圖。圖4A為圖1所繪示的陣列層級晶粒上的存儲器陣列的一實施例的子陣列的數(shù)據(jù)線的連接的布局圖。圖4B為繪示在一陣列層級晶粒上的子陣列與在一頁面緩沖器層級晶粒上的頁面緩沖器之間的數(shù)據(jù)連接的示意圖。圖5A表示設置在圖1所繪示的陣列層級晶粒上的一存儲器陣列的布局。圖5B表示圖1所繪示的一疊層的頁面緩沖器層級晶粒與陣列層級晶粒。圖5C及圖5D為圖5B所繪示的此疊層的頁面緩沖器層級晶粒及陣列層級晶粒的側(cè)視圖。圖6為圖5B所繪示本發(fā)明實施例的頁面緩沖器層級晶粒的布局。圖7A為包括一周邊電路層級晶粒、一頁面緩沖器層級晶粒以及一陣列層級晶粒的一疊層的側(cè)視圖。圖7B為圖7A所繪示本發(fā)明實施例的周邊電路層級晶粒的布局。圖8A及圖8B繪示一地址譯碼器的位置。圖9為包括一第三層級晶粒、一頁面緩沖器層級晶粒以及一陣列層級晶粒的一疊層的側(cè)視圖?！痉栒f明】A～L：子陣列BL11、BL21、BL31：局部位線DL1～DL6：數(shù)據(jù)線SSLn、SSLn+1：字符串選擇線WLn-1、WLn、WLn+1：字線DLn-1、DLn、DLn+1：數(shù)據(jù)線100：陣列層級晶粒110：陣列層級晶粒／陣列晶粒120：頁面緩沖器層級晶粒／頁面緩沖器晶粒160：存儲器陣列161：地址譯碼器162：線163、163a：頁面緩沖器164：箭號／晶粒間連接器164a：晶粒間連接器165：總線168：偏壓配置電源電壓區(qū)塊169：狀態(tài)機器／控制器173：線174：周邊電路175：存儲器／存儲器裝置190：頁面寬度總線191：頁面總線多工復用器200、202、204：垂直連接器210、212、214：字符串選擇晶體管220、222、224：存儲單元230、232、234：接觸焊墊240、242、244：延伸部258：群組譯碼器260：區(qū)塊選擇晶體管261：字線譯碼器／地址譯碼器300、302、304：垂直連接器310：絕緣層312、313、314：半導體材料條325-1、325-2：傳導線163、163a～1631：子陣列頁面緩沖器329：字符串選擇柵極構(gòu)造330、332、334：接觸焊墊340、342、344：延伸部349：柵極構(gòu)造350：字符串選擇晶體管351：區(qū)塊選擇晶體管365：接觸插塞370：共源極線CSL380：存儲單元400：子陣列401a：數(shù)據(jù)線402：陣列頁面寬度總線402a：段501：子陣列區(qū)域605：接觸焊墊702、720：接觸焊墊710：晶粒間連接器730：周邊電路層級晶粒／周邊電路晶粒801、802：區(qū)域905：晶粒間連接器930：第三層級晶粒具體實施方式以下請是依據(jù)附圖并提供本發(fā)明的多個實施例的詳細說明。圖1為一實施例的存儲器175與周邊電路的簡化方塊圖，存儲器175包括在一陣列層級晶粒110上的一三維與非門快閃三維與非門快閃存儲陣列160，而周邊電路包括在一頁面緩沖器層級晶粒120上的子陣列頁面緩沖器163。三維與非門快閃三維與非門快閃存儲陣列160包括存儲單元的多個子陣列(A-L)。每個子陣列可包括多重三維存儲單元區(qū)塊。每個三維區(qū)塊包括多層級的存儲單元。于圖式中，陣列層級晶粒110是概要繪示為一水平方塊圖的一部分。然而，以下更詳細說明多個實施例以一疊層組態(tài)配置陣列層級晶粒110與頁面緩沖器層級晶粒120。頁面緩沖器層級晶粒120上的一地址譯碼器161是經(jīng)由多條線162而耦接至三維與非門快閃三維與非門快閃存儲陣列160?？偩€165上的地址被供應給地址譯碼器161。地址譯碼器161可包括字線譯碼器、位線譯碼器以及其他適當?shù)淖g碼供應地址并選擇三維與非門快閃存儲陣列160中的對應的存儲單元的譯碼器。在某些實施例中，地址譯碼器161全部或部分可被設置在陣列層級晶粒110上。子陣列A-L中的數(shù)據(jù)線是通過晶粒間連接器164而連接至頁面緩沖器層級晶粒120上的子陣列頁面緩沖器163，因而可經(jīng)由多條線173而耦接至其他周邊電路174。周邊電路包括通過使用邏輯電路或模擬式電路而形成的電路，邏輯電路或模擬式電路并非存儲單元子陣列的一部分，例如地址譯碼器161、狀態(tài)機器169、偏壓配置電源電壓168等等。這種周邊電路常由譬如像CMOS晶體管的電路元件所構(gòu)成，其可通過使用一種不同于用于三維與非門快閃三維與非門快閃存儲陣列160的工藝而有效地被制造出。于此例子中，標示為其他周邊電路的區(qū)塊174可包括輸入輸出(I／O)電路、高速緩存、錯誤校正碼(Error-Code-Correction，ECC)電路以及其他在存儲器175上的電路元件，例如一通用處理器或特殊目的應用電路，或提供三維與非門快閃存儲陣列160所支持的系統(tǒng)單芯片功能性的模塊的一組合。數(shù)據(jù)是經(jīng)由這些線173被供應給I／O端或供應給其他頁面緩沖器層級晶粒120內(nèi)部或外部的數(shù)據(jù)目標。往返三維與非門快閃存儲陣列160的數(shù)據(jù)可被儲存(快取)在高速緩存中。ECC電路可針對快取數(shù)據(jù)執(zhí)行ECC功能(例如，同位檢查)以確保往返三維與非門快閃存儲陣列160的數(shù)據(jù)的完整性。于此例子中被實施為一狀態(tài)機器169的一控制器提供多個信號，用以控制經(jīng)由電壓源所產(chǎn)生或提供，或在區(qū)塊168中被供應的偏壓配置電源電壓的施加，來執(zhí)行于此所說明的各種操作。這些操作包括三維與非門快閃存儲陣列160的擦除、編程以及讀取操作，其可利用不同的偏壓條件。控制器被耦接至地址譯碼器161、頁面緩沖器163以及其他周邊電路174?？刂破骺赏ㄟ^使用如已知技藝者已知的特殊目的邏輯電路而實施。在其他實施例中，控制器包括一通用處理器，其可能在相同的存儲器175上實施，并執(zhí)行一計算機程序以控制此裝置的操作。在又其他實施例中，可能利用特殊目的邏輯電路及一通用處理器的組合來實行控制器。每個子陣列頁面緩沖器163被耦接至三維與非門快閃存儲陣列160中的對應的子陣列的數(shù)據(jù)線，并可包括一個或多個儲存元件(例如閂鎖)，以供連接至子陣列的每條數(shù)據(jù)線用。控制器169可導致地址譯碼器161(或其他開關)將三維與非門快閃存儲陣列160中的一個或多個特定存儲單元耦接至子陣列頁面緩沖器163，并導致子陣列頁面緩沖器163儲存被寫入這些特定存儲單元或從其讀取的數(shù)據(jù)。一子陣列的頁面寬度，或者前往或來自子陣列的位數(shù)，可為子陣列的數(shù)據(jù)線的數(shù)目，此位數(shù)可并聯(lián)儲存在子陣列的對應的頁面緩沖器中。三維與非門快閃存儲陣列160的陣列頁面寬度為三維與非門快閃存儲陣列160的所有子陣列(子陣列A-L)的頁面寬度的總和。或者，陣列頁面寬度可以是任何大于其中一個子陣列頁面寬度的數(shù)目(例如2、4、8等等)的總和。舉例而言，如果12個子陣列A-L的每一個的頁面寬度為3位，則一三維與非門快閃存儲陣列160的陣列頁面寬度可以是3×12=36位。圖2為圖1所繪示的陣列層級晶粒110上的三維與非門快閃存儲陣列160的一實施例的子陣列的部分示意圖。于此例子中，繪示三層級的存儲單元，其代表可包括許多層級的存儲單元的一三維區(qū)塊的存儲單元。此實施例子陣列的三維區(qū)塊的存儲單元是形成于陣列層級晶粒110上。包括字線WLn-1、WLn、WLn+1的多條字線沿著三維存儲單元區(qū)塊的一第一方向平行延伸。字線是與地址譯碼器161電性連接。字線被連接至存儲單元的柵極，其被串聯(lián)配置成與非門字符串。字線WLn代表數(shù)條字線。如圖2所示，字線WLn被垂直連接至在位于字線WLn之下的各種層級中的每一個(朝垂直于第一方向的一第二方向)存儲單元的柵極。多條局部位線是沿著行(朝垂直于第一與第二方向的一第三方向)配置，以在各種層級的三維存儲單元區(qū)塊中形成與非門字符串。如圖2所示，三維存儲單元區(qū)塊包括在第三層級上的一局部位線BL31、在第二層級上的一局部位線BL21以及在第一層級上的局部位線BL11。存儲單元具有在相對應的字線與相對應的局部位線之間的介電電荷捕捉構(gòu)造。于此圖式中，為簡化之便，在一與非門字符串中有三個存儲單元。舉例而言，一個通過第三層級上的局部位線BL31而形成的與非門字符串包括存儲單元220、222、224。于一實施例中，一與非門字符串可包括16、32或更多個存儲單元。包括字符串選擇線SSLn-1、SSLn、SSLn+1的多條字符串選擇線是與群組譯碼器258(其可能是地址譯碼器161的一部分)電性連接，群組譯碼器258選擇三維存儲單元區(qū)塊的一群組的字符串。字符串選擇線被連接至被配置于存儲單元與非門字符串的第一端的字符串選擇晶體管的柵極。如圖2所示，每一條字符串選擇線被垂直地連接至在三維存儲單元區(qū)塊中，各種層級的一行的字符串選擇晶體管的柵極。舉例而言，字符串選擇線SSLn+1被連接至三個層級中的字符串選擇晶體管210、212、214的柵極。一特定層級上的局部位線是通過相對應的字符串選擇晶體管，選擇性地耦接至特定層級上的一延伸部。舉例而言，第三層級上的局部位線是通過此層級中相對應的字符串選擇晶體管而選擇性地耦接至延伸部240。同樣地，第二層級上的局部位線被選擇性地耦接至延伸部242，而第一層級上的局部位線被選擇性地耦接至延伸部244。每一個層級上的延伸部包括一對應的接觸焊墊，以供與一垂直連接器接觸，垂直連接器被耦接至包括圖2所繪示的三維存儲單元區(qū)塊實施例的子陣列的一對應的數(shù)據(jù)線或上層級位線。舉例而言，第三層級中的延伸部240是經(jīng)由接觸焊墊230及垂直連接器200而耦接至一數(shù)據(jù)線DLn-1。第二層級上的延伸部242是經(jīng)由接觸焊墊232及垂直連接器202而耦接至一數(shù)據(jù)線DLn。第三層級上的延伸部244是經(jīng)由接觸焊墊234及垂直連接器204而耦接至一數(shù)據(jù)線DLn+1。同樣地，數(shù)據(jù)線DLn-1、DLn以及DLn+1又利用其他三維區(qū)塊的各個延伸部、接觸焊墊以及垂直連接部而連接至實施例子陣列的(已繪示的)其他三維存儲單元區(qū)塊的局部位線。數(shù)據(jù)線DLn-1、DLn以及DLn+1是形成于陣列層級晶粒110中的三維存儲單元區(qū)塊的頂端上。數(shù)據(jù)線DLn-1、DLn以及DLn+1是經(jīng)由晶粒間連接器164而耦接至頁面緩沖器層級晶粒120中的實施例子陣列的對應的子陣列頁面緩沖器163a(圖1所繪示的一對應的其中一個子陣列頁面緩沖器163)，藉以允許寬廣及并行的讀取及寫入操作。依此方式，建立一三維譯碼網(wǎng)絡，其中通過使用一條字線、一條字符串選擇線以及數(shù)據(jù)線DLn-1、DLn以及DLn+1存取選定存儲單元的一頁面。某些實施例中的數(shù)據(jù)線DLn-1、DLn以及DLn+1可包括在存儲器層級晶粒上的多個接觸焊墊或線，其被安排路線至一陣列的接觸焊墊以供設置在子陣列上面的晶粒間連接器用，且無法以多條并行線延伸橫越過子陣列。區(qū)塊選擇晶體管被被配置于三維存儲單元區(qū)塊的與非門字符串的第二端。舉例而言，區(qū)塊選擇晶體管260是被配置于通過存儲單元220、222、224而形成的與非門字符串的第二端(亦即，局部位線BL31)。一接地選擇線GSL被連接至區(qū)塊選擇晶體管的柵極。接地選擇線GSL是與字線譯碼器261電性連接，用以在所說明的操作期間接收偏壓。區(qū)塊選擇晶體管用于選擇性地將三維存儲單元區(qū)塊中的所有與非門字符串的第二端耦接至設置于共源極線CSL上的一參考電壓。共源極線CSL是與地址譯碼器261電性連接，用以在所說明的操作期間接收來自偏壓電路的偏壓(未繪示于此)。在所說明的某些操作中，CSL是被偏壓至一參考電壓，其是高于耦接至一與非門字符串的反側(cè)的一位線的參考電壓，而非以位于接地或靠近接地的更傳統(tǒng)的”源極”角色。圖3為圖1所繪示的陣列層級晶粒110上的三維與非門快閃存儲陣列160的一實施例子陣列的一部分的透視圖。于圖3中，已移除填充材料以提供組成如圖2中所說明的一三維存儲單元區(qū)塊的字線及局部位線的視圖。三維存儲單元區(qū)塊是形成于圖1所繪示的陣列層級晶粒110的基板上面的一絕緣層310上。三維存儲單元區(qū)塊包括多條用于作為字線WL1、WL2的傳導線325-1、325-2，并被配置以供連接至字線譯碼器。一硅化物層可以形成于傳導線325-1、325-2的上表面上。傳導線325-1、325-2是與用于作為各種層級中的局部位線的半導體材料條保形。舉例而言，半導體材料條312作為第三層級中的一局部位線，半導體材料條313作為第二層級中的一局部位線，以及半導體材料條314作為第一層級中的一局部位線。半導體材料條是被絕緣層(未繪示)隔開。半導體材料條312、313、314可以是一本征半導體材料。于替代方案中，半導體材料條312、313、314可以是摻雜的半導體材料。傳導線325-1、325-2可以是一摻雜的半導體材料或其他導電字線材料。舉例而言，半導體材料條可通過使用本征多晶硅或本征單晶硅而制成，而傳導線325-1、325-2可通過使用相當大量摻雜的p+型多晶硅而制成。存儲單元具有在傳導線325-1、325-2與用于作為局部位線的半導體材料條之間的電荷儲存構(gòu)造。舉例而言，存儲單元380是形成于傳導線325-1與用于作為第三層級中的一局部位線的半導體材料條312之間。于此圖式中，為簡化之便，在一與非門字符串中有兩個存儲單元。在于此所說明的本實施例中，每個存儲單元為一雙柵極場效晶體管，其在相對應的半導體材料條與傳導線325-1、325-2之間的接口的兩側(cè)上具有有源電荷儲存區(qū)域。字符串選擇線SSLn、SSLn+1被連接至位于三維存儲單元區(qū)塊的存儲單元與非門字符串的第一端的字符串選擇晶體管的柵極。字符串選擇晶體管被形成于相對應的與非門字符串的半導體材料條與一多層級字符串選擇柵極構(gòu)造之間。舉例而言，字符串選擇晶體管350是形成于半導體材料條312與字符串選擇柵極構(gòu)造329之間。字符串選擇柵極構(gòu)造329是經(jīng)由接觸插塞365耦接至字符串選擇線SSLn。半導體材料條(局部位線)是通過延伸部而選擇性地耦接至相同層級中的其他半導體材料條。舉例而言，第三層級中的半導體材料條是經(jīng)由延伸部340而選擇性地彼此耦接。同樣地，第二層級中的半導體材料條是選擇性地彼此耦接至延伸部342，而第一層級中的半導體材料條是選擇性地耦接至延伸部344。第三層級中的延伸部340是經(jīng)由接觸焊墊330及垂直連接器300而耦接至一數(shù)據(jù)線DLn-1。第二層級中的延伸部342是經(jīng)由接觸焊墊332及垂直連接器302而耦接至一數(shù)據(jù)線DLn。第三層級上的延伸部344是經(jīng)由接觸焊墊334及垂直連接器304而耦接至一數(shù)據(jù)線DLn+1。數(shù)據(jù)線DLn-1、DLn以及DLn+1被耦接至屬于一多區(qū)塊子陣列的一部分的其他三維存儲單元區(qū)塊(未繪示)，并經(jīng)由晶粒間連接器連接至頁面緩沖器層級晶粒120中的子陣列的對應的子陣列頁面緩沖器163a(以箭號164表示)，如以下在圖4A中更詳細說明的。在其他例子中，一子陣列可包括單一區(qū)塊，而數(shù)據(jù)線DLn-1、DLn以及DLn+1可提供接觸焊墊給晶粒間連接器。區(qū)塊選擇晶體管是被配置于三維存儲單元區(qū)塊的與非門字符串的第二端。舉例而言，區(qū)塊選擇晶體管351是被配置于通過半導體材料條312而形成的與非門字符串的第二端。用于作為接地選擇線GSL的柵極構(gòu)造349被連接至區(qū)塊選擇晶體管的柵極。區(qū)塊選擇晶體管用于選擇性地將三維存儲單元區(qū)塊中的所有與非門字符串的第二端耦接至設置于共源極線CSL370上的一參考電壓。CSL370與字線平行延伸部。圖3所繪示的構(gòu)造可被視為一種三維垂直柵極(3DVG)架構(gòu)。一種關于三維垂直柵極架構(gòu)的組態(tài)被說明于美國專利申請公開號2012／0182806，申請日為2011年4月1日，名稱為具有交替存儲器字符串方向與字符串選擇構(gòu)造的三維陣列的存儲器架構(gòu)(MemoryArchitectureOf3DArrayWithAlternatingMemoryStringOrientationAndStringSelectStructures)，發(fā)明人為Shih-HungChen及Hang-TingLue，其系猶如完全提出于此地并入作參考。于其他實施例中，可利用在供垂直與非門字符串組態(tài)用的條之間的垂直位線，將半導體條設計成為字線。參見譬如共同擁有的美國專利第8,363,476號，發(fā)證日為2013年1月29日(申請日為2011年1月19日)，名稱為存儲器裝置及其的制造方法與操作方法(MemoryDevice，ManufacturingMethodAndOperatingMethodOfTheSame)，發(fā)明人為Hang-TingLue及Shi-HungChen，其是猶如完全提出于此地并入作參考。圖4A為三維與非門快閃存儲陣列160的例子多區(qū)塊子陣列的連接的布局圖。子陣列400的八個三維存儲單元區(qū)塊(區(qū)塊1至區(qū)塊8)的每一個包括多個層級，其包括各自二維存儲單元陣列。每個二維存儲單元陣列包括耦接至此陣列中的對應的存儲單元的多條字線及多條局部位線。如上所述，二維陣列可譬如在一與非門組態(tài)中實施。或者，可能使用其他陣列組態(tài)。每一個三維存儲單元區(qū)塊的區(qū)塊尺寸將隨實施例改變。在某些實施例中，每一個三維存儲單元區(qū)塊的尺寸可譬如是2KB(千字節(jié))、4KB、8KB或16KB。子陣列400是形成于陣列層級晶粒100上。如由圖4A中的數(shù)據(jù)線DL1至DL6所繪示的，子陣列400的數(shù)據(jù)線是經(jīng)由垂直連接器而耦接至三維存儲單元區(qū)塊的各種層級中的局部位線(未繪示)。于此圖式中，為簡化之便，子陣列400的每一個區(qū)塊1-8包括三個層級。舉例而言，每個區(qū)塊為圖3所繪示的三維存儲單元區(qū)塊。一垂直連接器耦接至覆蓋的數(shù)據(jù)線的層級是以層級指標1、2或3表示。舉例而言，數(shù)據(jù)線DL1是經(jīng)由一層級1而耦接至在一第一層級的存儲器區(qū)塊1之內(nèi)的局部位線，經(jīng)由一層級2而耦接至在一第二層級的存儲器區(qū)塊3之內(nèi)的局部位線，經(jīng)由一層級3連接器而耦接至在一第三層級的存儲器區(qū)塊5之內(nèi)的局部位線，并經(jīng)由一層級1連接器而耦接至在一第一層級的存儲器區(qū)塊7之內(nèi)的局部位線。于此例子中，供每個區(qū)塊用的垂直連接器是被設置在一個標示為”延伸構(gòu)造至局部位線”的區(qū)域之內(nèi)，其可通過以一種像具有垂直連接器300、302、304以及接觸焊墊330、332及334的圖3所繪示的階梯方式將接觸焊墊配置在每個層級中來實施。子陣列400的數(shù)據(jù)線DL1至DL6是經(jīng)由晶粒間連接器164而耦接至頁面緩沖器層級晶粒120上的子陣列的對應的子陣列頁面緩沖器163a、163b(圖1所繪示的一對應的其中一個子陣列頁面緩沖器163)。于此例子中，子陣列頁面寬度為3位(亦即，耦接至一存儲器區(qū)塊的數(shù)據(jù)線的總數(shù))。數(shù)據(jù)線DL1至DL6可通過使用區(qū)塊選擇開關或其他譯碼元件而在一行的區(qū)塊中的區(qū)塊之間共享。因此，于此例子中，區(qū)塊1、區(qū)塊3、區(qū)塊5以及區(qū)塊7共享一子陣列頁面緩沖器163a。同樣地，區(qū)塊2、區(qū)塊4、區(qū)塊6以及區(qū)塊8共享一子陣列頁面緩沖器163b。圖4B為繪示在陣列層級晶粒110上的三維與非門快閃存儲陣列160的子陣列與頁面緩沖器層級晶粒120上的頁面緩沖器之間的數(shù)據(jù)連接的示意圖。三維與非門快閃存儲陣列160包括12個子陣列(A-L)。如圖4A所繪示的，陣列層級晶粒110上的每個子陣列的數(shù)據(jù)線是經(jīng)由晶粒間連接器而耦接至頁面緩沖器層級晶粒120上的子陣列的對應的頁面緩沖器。舉例而言，子陣列A的三條數(shù)據(jù)線401a是經(jīng)由晶粒間連接器164a而耦接至相對應的頁面緩沖器163a。更特別是，12個子陣列的數(shù)據(jù)線被耦接(經(jīng)由晶粒間連接器)至頁面緩沖器層級晶粒120中的一陣列頁面寬度總線402，藉以連接至相對應的12個頁面緩沖器。陣列頁面寬度總線402包括12段。每段(例如402a)是對應至在一子陣列(例如子陣列A)及其對應的頁面緩沖器(例如163a)之間的數(shù)據(jù)連接，并具有與子陣列的頁面寬度(3位)相同的寬度。于某些實施例中，子陣列頁面緩沖器163a至1631的輸出被連接至一頁面總線多工復用器191，其驅(qū)動具有小于所有12段的寬度(例如6段的寬度)的頁面緩沖器層級晶粒120上的一頁面寬度總線190，且其可連接至I／O電路及其他周邊電路?；蛘?，在子陣列頁面緩沖器163a至1631與驅(qū)動一頁面寬度總線190的頁面總線多工復用器191之間的連接部可以是晶粒間的連接部，于此頁面總線多工復用器191是被設置在一分離晶粒中。圖5A表示例如圖1所繪示的被設置在陣列層級晶粒110上的一三維與非門快閃存儲陣列160的布局。陣列層級晶粒110包括12個供對應的子陣列(A-L)用的子陣列區(qū)域(以虛線劃分表示)。每個子陣列區(qū)域含有一對應的子陣列。子陣列區(qū)域包括形成于陣列層級晶粒110上的子陣列的三維存儲單元區(qū)塊以及被設置在三維存儲單元區(qū)塊的頂端上的數(shù)據(jù)線或數(shù)據(jù)線接點，如圖3及圖4中所說明的。圖5B表示圖1所繪示的一疊層的頁面緩沖器層級晶粒120與陣列層級晶粒110。如圖5B所繪示的，頁面緩沖器層級晶粒120是被設置在陣列層級晶粒110的頂端上。對應于陣列層級晶粒110中的子陣列的頁面緩沖器是形成于頁面緩沖器層級晶粒120中。陣列層級晶粒110中的一子陣列的數(shù)據(jù)線與頁面緩沖器層級晶粒120中的子陣列的對應的頁面緩沖器是與晶粒間連接器164電性耦接。于此，只繪示三維與非門快閃存儲陣列160的一特定子陣列(以其子陣列區(qū)域501表示)的晶粒間連接器164。如繪示的，晶粒間連接器可被設置在子陣列區(qū)域上面，其中它們被連接至對應的子陣列。又，子陣列頁面緩沖器可被設置在頁面緩沖器層級晶粒120(覆蓋在陣列層級晶粒110上的相對應的子陣列上面)上的一區(qū)域中。圖5C及圖5D為圖5B所繪示的此疊層的頁面緩沖器層級晶粒120及陣列層級晶粒110的側(cè)視圖。圖5C為從圖5B所繪示的y方向的側(cè)視圖。圖5D為從圖5B所繪示的x方向的側(cè)視圖。圖5C及圖5D中的陣列層級晶粒110的陰影區(qū)段是對應至圖5B所繪示的供特定子陣列用的子陣列區(qū)域501。圖5C及圖5D中的頁面緩沖器層級晶粒120的陰影區(qū)段是對應至一個含有供特定子陣列用的對應的頁面緩沖器的區(qū)域。更特別是，晶粒間連接器164將供特定子陣列用的相對應的子陣列頁面緩沖器連接至位于供特定子陣列用的子陣列區(qū)域(501)之內(nèi)的位置的特定子陣列的數(shù)據(jù)線。在某些實施例中，晶粒間連接器164包括硅通孔(ThroughSiliconVia，TSV)。在另一種實施例中，晶粒間連接器164包括設置在頁面緩沖器層級晶粒120的邊緣周圍的導線或管。在又另一種實施例中，陣列層級晶粒110與頁面緩沖器層級晶粒120是被疊層成一覆晶(flip-chip)組態(tài)；晶粒間連接器164包括將頁面緩沖器層級晶粒120中的頁面緩沖器耦接至陣列層級晶粒110中的對應的子陣列的數(shù)據(jù)線的C4(受控制的塌陷芯片連接)凸塊。圖6為圖5B所繪示本發(fā)明實施例的頁面緩沖器層級晶粒120的布局。頁面緩沖器晶粒120包括多個子陣列頁面緩沖器163，其是利用各個晶粒間連接器164而耦接至形成于陣列層級晶粒110中的各個子陣列(例如，如繪示于圖5B的透視圖與圖5C及圖5D的側(cè)視圖中)。頁面緩沖器層級晶粒120亦包括其他周邊電路174及接觸焊墊605(陰影框)。接觸焊墊605提供連接(例如，具有接合線或C4凸塊)至圖5B-圖5D所繪示的此疊層的頁面緩沖器層級晶粒120與陣列層級晶粒110的外部的電路。在某些實施例中，供三維與非門快閃存儲陣列160用的其他周邊電路174被形成于一周邊電路層級晶粒中，周邊電路層級晶粒被設置在圖5B-圖5D所繪示的此疊層的頁面緩沖器層級晶粒120及陣列層級晶粒110的頂端上的。圖7A為包括一周邊電路層級晶粒730、頁面緩沖器層級晶粒120與陣列層級晶粒110的一疊層的側(cè)視圖。如前面所說明的，陣列層級晶粒110中的一子陣列的數(shù)據(jù)線是利用晶粒間連接器164而耦接至頁面緩沖器層級晶粒120中的子陣列的對應的頁面緩沖器。供三維與非門快閃存儲陣列160用的其他周邊電路174被形成于周邊電路層級晶粒730中。在周邊電路層級晶粒730中的其他周邊電路174與頁面緩沖器層級晶粒120中的子陣列頁面緩沖器163之間的連接(圖1所繪示的線173)包括晶粒間連接器710。在某些實施例中，在周邊電路層級晶粒730與頁面緩沖器層級晶粒120之間的晶粒間連接器710包括硅通孔(TSV)。圖7B為圖7A所繪示本發(fā)明實施例的周邊電路層級晶粒730的布局。周邊電路晶粒730包括其他周邊電路174及接觸焊墊720(陰影框)。接觸焊墊702提供連接(例如，具有接合線或C4凸塊)至包括圖7A所繪示的周邊電路層級晶粒730、頁面緩沖器層級晶粒120與陣列層級晶粒110的疊層的外部的電路。為了允許密集的存儲器陣列設計，地址譯碼器161可被設置在圖1所繪示的三維與非門快閃存儲陣列160與子陣列頁面緩沖器163的區(qū)域外部。圖8A及圖8B繪示本發(fā)明實施例中的地址譯碼器161的位置。圖8A及圖8B繪示圖5B所繪示的此疊層的頁面緩沖器層級晶粒120及陣列層級晶粒110。如圖8A所繪示的，地址譯碼器161可形成于一區(qū)域801中的頁面緩沖器層級晶粒120中，區(qū)域801是與供三維與非門快閃存儲陣列160的子陣列頁面緩沖器163用的區(qū)域鄰接。在某些實施例中，如圖8B所示，地址譯碼器161可形成于一區(qū)域802中的陣列層級晶粒110中，區(qū)域802是與三維與非門快閃存儲陣列160的子陣列的子陣列區(qū)域鄰接。地址譯碼器可通過使用一工藝的晶體管而形成，以供形成于陣列層級晶粒110中或形成于頁面緩沖器層級晶粒120中的其他邏輯或模擬式電路用。于一實施例中，設置在陣列層級晶粒110中的地址譯碼器161(圖8B)可通過使用一工藝的晶體管而形成，以供陣列層級晶粒110中的三維與非門快閃存儲陣列160的存儲單元用。圖1所繪示的存儲器175亦可包括被設置在圖5B-圖5D所繪示的此疊層的頁面緩沖器層級晶粒120及陣列層級晶粒110的頂端上的一第三層級晶粒。圖9為包括一第三層級晶粒930、頁面緩沖器層級晶粒120與陣列層級晶粒110的疊層的側(cè)視圖。如前面所說明的，陣列層級晶粒110中的一子陣列的數(shù)據(jù)線是利用晶粒間連接器164而耦接至頁面緩沖器層級晶粒120中的子陣列的對應的頁面緩沖器。形成于第三層級晶粒930中的電路是經(jīng)由晶粒間連接器905而耦接至頁面緩沖器層級晶粒120中的子陣列頁面緩沖器。在另一實施例中，第三層級晶粒930中的電路是經(jīng)由晶粒間連接器905而耦接至頁面緩沖器層級晶粒120的I／O電路。在某些實施例中，晶粒間連接器905包括硅通孔(TSV)。第三層級晶粒930可包括一控制器、一易失性存儲器裝置(例如DRAM、SRAM)或一通用處理器。舉例而言，第三層級晶粒930中的電路可被設計成用于針對往返頁面緩沖器層級晶粒120中的子陣列頁面緩沖器163的數(shù)據(jù)執(zhí)行ECC功能。關于另一例子，第三層級晶粒930中的一易失性存儲器裝置可具體形成為一種供往返頁面緩沖器層級晶粒120中的子陣列頁面緩沖器163的數(shù)據(jù)用的高速緩存。因為陣列層級晶粒110中的每個子陣列具有其自己在頁面緩沖器層級晶粒120中的對應的子陣列頁面緩沖器，所以子陣列可同時或獨立被存取。頁面緩沖器層級晶?；蛑苓呺娐穼蛹壘Я？砂ǘ嗳蝿针娐?，通過其使一裝置上的子陣列的陣列邏輯地被分割成一個以上的邏輯分割。舉例而言，一裝置可包括16個子陣列，每個四個位寬，其可同時被操作成為單一64位頁面?；蛘?，此裝置可被分割成兩組八個子陣列，其可被操作成為兩個32位頁面。因為子陣列可獨立被存取，所以兩個以上的子陣列可被分割成多個邏輯分割，且譬如使用一標準冗余技術(例如一獨立磁盤冗余陣列(RedundantArrayofIndependentDisks，RAID)數(shù)據(jù)儲存方案)而被操作，其可分割并復制在多重實體組的子陣列的間的數(shù)據(jù)。舉例而言，存儲器裝置175的一控制器(例如，圖1所繪示的狀態(tài)機器169)可邏輯地將子陣列分為兩個分割，譬如包括子陣列的第一半部的一第一分割以及包括子陣列的第二半部的一第二分割?？刂破魍ㄟ^將儲存于第一分割的數(shù)據(jù)復制(鏡射)至第二分割而維持兩個分割以作為一獨立磁盤冗余陣列層級1儲存單元。雖然本發(fā)明是參考上述的較佳實施例及例子而揭露，但吾人應理解到這些例子是意圖呈現(xiàn)一種說明而非以限制的意義。吾人考慮到熟習本項技藝者將輕易想到多種修改及組合，這些修改及組合將落在本發(fā)明的精神及隨附權利要求利范圍的范疇之內(nèi)。