本發(fā)明涉及存儲(chǔ)技術(shù)領(lǐng)域，尤其涉及一種高速數(shù)據(jù)采集存儲(chǔ)裝置。

背景技術(shù)：
隨著計(jì)算機(jī)技術(shù)的發(fā)展，各種基于固態(tài)存儲(chǔ)裝置的計(jì)算機(jī)系統(tǒng)已得到廣泛應(yīng)用。在具體的應(yīng)用中，計(jì)算機(jī)系統(tǒng)需要對(duì)外部信號(hào)進(jìn)行采集轉(zhuǎn)換、處理、存儲(chǔ)，現(xiàn)有技術(shù)的計(jì)算機(jī)系統(tǒng)一般通過主機(jī)及硬盤完成以上操作，顯然增加了主機(jī)及硬盤的操作。綜上可知，現(xiàn)有的計(jì)算機(jī)系統(tǒng)采集存儲(chǔ)數(shù)據(jù)的技術(shù)，在實(shí)際使用上顯然存在不便與缺陷，所以有必要加以改進(jìn)。

技術(shù)實(shí)現(xiàn)要素：
針對(duì)上述的缺陷，本發(fā)明的目的在于提供一種高速數(shù)據(jù)采集存儲(chǔ)裝置，可以方便的對(duì)數(shù)據(jù)進(jìn)行采集存儲(chǔ)，簡(jiǎn)化主機(jī)和硬盤對(duì)數(shù)據(jù)的采集操作。為了實(shí)現(xiàn)上述目的，本發(fā)明提供一種高速數(shù)據(jù)采集存儲(chǔ)裝置，包括：模數(shù)轉(zhuǎn)換裝置，用于將接收的模擬信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)；信號(hào)分流裝置，用于將所述數(shù)字信號(hào)分流到多路閃存通道；多路Nandflash，對(duì)應(yīng)連接多路閃存通道，用于存儲(chǔ)由多路閃存通道傳送的數(shù)據(jù)信號(hào)。根據(jù)本發(fā)明的高速數(shù)據(jù)采集存儲(chǔ)裝置，所述信號(hào)分流裝置包括：壓縮控制模塊，用于對(duì)所述數(shù)字信號(hào)壓縮處理；BCH編碼模塊，用于對(duì)壓縮后的數(shù)字信號(hào)編碼處理；通道選擇模塊，用于控制所述多路Nandflash，將所述編碼后的數(shù)字信號(hào)依次存儲(chǔ)到所述多路Nandflash。根據(jù)本發(fā)明的高速數(shù)據(jù)采集存儲(chǔ)裝置，所述信號(hào)分流裝置為FPGA。根據(jù)本發(fā)明的高速數(shù)據(jù)采集存儲(chǔ)裝置，所述Nandflash的個(gè)數(shù)與所述模數(shù)轉(zhuǎn)換裝置的采樣數(shù)據(jù)速度相匹配。本發(fā)明通過預(yù)設(shè)模數(shù)轉(zhuǎn)換裝置，在接收到外部模擬信號(hào)時(shí)將其轉(zhuǎn)換為數(shù)字信號(hào)，并通過信號(hào)分流裝置進(jìn)行分流處理，將數(shù)字信號(hào)分流到多路閃存通道。同時(shí)，多路閃存通道對(duì)應(yīng)多路Nandflash。優(yōu)選的，所述信號(hào)分流裝置采用FPGA實(shí)現(xiàn)。借此，本發(fā)明可以方便的對(duì)數(shù)據(jù)進(jìn)行采集，簡(jiǎn)化主機(jī)和硬盤對(duì)數(shù)據(jù)的采集操作。附圖說明圖1是本發(fā)明一實(shí)施例的高速數(shù)據(jù)采集存儲(chǔ)裝置的結(jié)構(gòu)示意圖；圖2是本發(fā)明一實(shí)施例的信號(hào)分流裝置的結(jié)構(gòu)示意圖。具體實(shí)施方式為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。參見圖1，本發(fā)明提供了一種高速數(shù)據(jù)采集存儲(chǔ)裝置，該高整數(shù)據(jù)采集裝置100可以是一板卡，其集成了模數(shù)(AD)轉(zhuǎn)換裝置10、信號(hào)分流裝置20及多路Nandflash30，其中：模數(shù)轉(zhuǎn)換裝置10，用于將接收的模擬信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)。不同的模數(shù)轉(zhuǎn)換裝置10具有不同的采樣速度，本發(fā)明可根據(jù)實(shí)際應(yīng)用的計(jì)算機(jī)系統(tǒng)選擇合適的模數(shù)轉(zhuǎn)換裝置10。信號(hào)分流裝置20，用于將所述數(shù)字信號(hào)分流到多路閃存通道。該信號(hào)分流裝置20采用FPGA(Field－ProgrammableGateArray，即現(xiàn)場(chǎng)可編程門陣列)實(shí)現(xiàn)。其與多路Nandflash30通過對(duì)應(yīng)的多路閃存通道連接，該信號(hào)分流裝置20將數(shù)字信號(hào)壓縮、編碼處理后將其分配到各處閃存通道進(jìn)行傳輸。多路Nandflash30，對(duì)應(yīng)連接多路閃存通道，用于存儲(chǔ)由多路閃存通道傳送的數(shù)據(jù)信號(hào)。本發(fā)明通過FPGA對(duì)每個(gè)Nandflash30進(jìn)行獨(dú)立操作，保證AD數(shù)據(jù)的存儲(chǔ)速度。再參見圖2所示實(shí)施例，該實(shí)施例中，所述信號(hào)分流裝置20包括：壓縮控制模塊21，用于對(duì)所述數(shù)字信號(hào)壓縮處理。BCH編碼模塊22，用于對(duì)壓縮后的數(shù)字信號(hào)編碼處理。通道選擇模塊23，用于控制所述多路Nandflash30，將所述編碼后的數(shù)字信號(hào)依次存儲(chǔ)到所述多路Nandflash。具體的，模數(shù)轉(zhuǎn)換裝置10將數(shù)據(jù)轉(zhuǎn)換為數(shù)字信號(hào)后，將其傳送至信號(hào)分流裝置20，該信號(hào)分流裝置對(duì)數(shù)據(jù)進(jìn)行第一次緩沖后通過壓縮控制模塊21對(duì)數(shù)字信號(hào)進(jìn)行壓縮處理，然后再進(jìn)行第二次數(shù)據(jù)緩沖后，由BCH編碼模塊22對(duì)壓縮后的數(shù)字信號(hào)編碼處理，最后由通道選擇模塊23控制多個(gè)Nandflash30，將所述編碼后的數(shù)字信號(hào)依次存儲(chǔ)到Nandflash1、Nandflash2…Nandflashn，借此提高flash的寫入速度。更好的是，本發(fā)明中Nandflash30的個(gè)數(shù)與模數(shù)轉(zhuǎn)換裝置10采樣數(shù)據(jù)速度相匹配，數(shù)據(jù)壓縮控制和BCH編碼采用流水線設(shè)計(jì)，完成AD數(shù)據(jù)沒有任何阻塞存儲(chǔ)到Nandflash30中。綜上所述，本發(fā)明通過預(yù)設(shè)模數(shù)轉(zhuǎn)換裝置，在接收到外部模擬信號(hào)時(shí)將其轉(zhuǎn)換為數(shù)字信號(hào)，并通過信號(hào)分流裝置進(jìn)行分流處理，將數(shù)字信號(hào)分流到多路閃存通道。同時(shí)，多路閃存通道對(duì)應(yīng)多路Nandflash。優(yōu)選的，所述信號(hào)分流裝置采用FPGA實(shí)現(xiàn)。借此，本發(fā)明可以方便的對(duì)數(shù)據(jù)進(jìn)行采集，簡(jiǎn)化主機(jī)和硬盤對(duì)數(shù)據(jù)的采集操作。當(dāng)然，本發(fā)明還可有其它多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。