可配置邏輯單元的制作方法
【專利摘要】根據(jù)所主張的實(shí)施例，一種集成電路裝置包含：中央處理核心；及多個外圍設(shè)備，其可操作地耦合到RISC?CPU核心。在一些實(shí)施例中，所述多個外圍設(shè)備包含至少一個可配置邏輯單元外圍設(shè)備，所述至少一個可配置邏輯單元外圍設(shè)備具有多于所述集成電路裝置上的輸入-輸出連接的輸入。在一些實(shí)施例中，所述輸入包含來自一個或一個以上集成電路子系統(tǒng)的一個或一個以上輸入。
【專利說明】可配置邏輯單元
[0001]相關(guān)申請案交叉參考
[0002] 本申請案主張2011年4月21日提出申請的標(biāo)題為“可配置邏輯單元(Configurable Logic Cells) ”的第61/477，754號美國臨時申請案的權(quán)益，所述臨時申請案以全文引用方式并入本文中。本申請案涉及:在2012年4月18日提出申請的標(biāo)題為“從十六個輸入選擇四個信號(Selecting Four Signals From Sixteen Inputs)”的共同
待決的第13/449，687號美國專利申請案；在-------提出申請的標(biāo)題為“可配置邏輯單
元(Configurable Logic Cells) ”的第-------號美國專利申請案；及在-------提出申
請的標(biāo)題為“用于將各種中斷源組合成單一中斷源及組合各種信號源以控制驅(qū)動強(qiáng)度的邏輯裝置(A Logic Device for Combining Various Interrupt Sources Into a SingleInterrupt Source and Various Signal Sources to Control Drive Strength)” 的
第-------號美國專利申請案，所有所述專利申請案均與本文同時提出申請且以全文引用
方式并入本文中。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及可配置邏輯單元，且更特定來說，涉及一種具有組合邏輯外圍設(shè)備的RISC處理器。
【背景技術(shù)】
[0004]大多數(shù)邏輯裝置可用于封裝中，其中每一邏輯輸入及輸出有單一引腳(不計數(shù)電力及接地引腳)。舉例來說，74LS00邏輯門具有2輸入、I輸出裝置的四個實(shí)例(從而需要十二個引腳)，且可用于包含電力及接地的14引腳封裝中。
[0005]在采用若干個可配置邏輯單元的系統(tǒng)中，通常需要軟件大約同時地讀取所有單元的輸出。由于所述單元被獨(dú)立地實(shí)例化，因此每一單元的輸出寄存器(位)在不同寄存器中且需要中央處理單元(CPU)執(zhí)行若干個讀取操作以確定每一位的狀態(tài)。固有地，此意味著從不同時地對所述單元進(jìn)行取樣，且事實(shí)上可以寬間隔的時間間隔或可能以不同次序?qū)ζ溥M(jìn)行取樣，且此有時可能產(chǎn)生誤導(dǎo)結(jié)果。
[0006]微控制器的可配置邏輯單元為通用的，但僅具有單一邏輯功能及/或狀態(tài)變量，可僅應(yīng)用于有限類別的應(yīng)用。FPGA及PLD提供通?；贒觸發(fā)器技術(shù)的可配置邏輯單元。盡管此對于通用目的使用及自動化邏輯配置來說是足夠的，但其并不始終產(chǎn)生最低電路實(shí)施解決方案。

【發(fā)明內(nèi)容】

[0007]通過根據(jù)本發(fā)明的實(shí)施例的系統(tǒng)及方法在很大程度上克服現(xiàn)有技術(shù)中的這些及其它缺陷。
[0008]根據(jù)所主張的實(shí)施例，一種集成電路裝置包含:中央處理核心；及多個外圍設(shè)備，其可操作地耦合到所述中央處理核心。在一些實(shí)施例中，所述多個外圍設(shè)備包含至少一個可配置邏輯單元外圍設(shè)備，所述至少一個可配置邏輯單元外圍設(shè)備具有多于所述集成電路裝置上的輸入-輸出連接的輸入。在一些實(shí)施例中，所述輸入包含來自一個或一個以上集成電路子系統(tǒng)的一個或一個以上輸入。
[0009]在一些實(shí)施例中，所述輸入包含來自至少一個其它可配置邏輯外圍設(shè)備的至少一個輸入。在一些實(shí)施例中，所述集成電路裝置包含經(jīng)配置以用于讀取多個可配置邏輯單元的輸出的單一微處理器寄存器。在一些實(shí)施例中，可配置邏輯單元中的至少兩者為級聯(lián)的。
【專利附圖】

【附圖說明】
[0010]通過參考附圖，可較佳地理解本發(fā)明，且所屬領(lǐng)域的技術(shù)人員可易知本發(fā)明的眾多目標(biāo)、特征及優(yōu)點(diǎn)。在不同圖式中使用相同的參考符號指示相似或相同的物項。
[0011]圖1圖解說明包含可配置邏輯單元的示范性集成電路。
[0012]圖2圖解說明包含可配置邏輯單元的集成電路中的示范性數(shù)據(jù)及地址線。
[0013]圖3圖解說明包含可配置邏輯單元的示范性模塊。
[0014]圖4A及圖4B圖解說明可配置邏輯單元的軟件控制及配置。
[0015]圖5A及圖5B圖解說明用單一軟件控制的功能替換兩個經(jīng)靜態(tài)配置功能的可配置邏輯單元的示范性邏輯功能。
[0016]圖6A到圖6D圖解說明示范性可配置邏輯單元的邏輯功能組合選項。
[0017]圖7A到7D圖解說明示范性可配置邏輯單元的邏輯功能狀態(tài)選項。
[0018]圖8圖解說明用示范性可配置邏輯單元實(shí)施的示范性JK觸發(fā)器應(yīng)用及時序。
[0019]圖9是示范性集成電路引腳配置的圖。
[0020]圖10圖解說明多個可配置邏輯單元的示范性輸出寄存器使用。
[0021]圖11圖解說明可配置邏輯單元的示范性級聯(lián)。
【具體實(shí)施方式】
[0022]現(xiàn)在轉(zhuǎn)到圖式，且尤其注意圖1，其展示根據(jù)本發(fā)明的實(shí)施例的處理器100的圖。處理器100包含可體現(xiàn)為RISC核心的處理器核心(MCU) 102。處理器核心102經(jīng)由總線106耦合到一個或一個以上芯片上外圍裝置，例如模擬外圍設(shè)備108及數(shù)字外圍設(shè)備110。
[0023]另外，如下文將更詳細(xì)地解釋，處理器100進(jìn)一步包含用作外圍裝置且耦合到總線106的一個或一個以上可配置邏輯單元(CLC) 104。也就是說，可配置邏輯單元104可像其它外圍裝置一樣尋址且為系統(tǒng)提供邏輯功能。舉例來說，這些功能可包含“與”、“或”、“異或”功能以及D、JK及SR存儲。
[0024]處理器100進(jìn)一步包含一個或一個以上輸入及/或輸出116、118、120、122、124以
及相關(guān)聯(lián)端口驅(qū)動器、輸入控制件114等。
[0025]在所圖解說明的實(shí)施例中，可配置邏輯單元104接收來自外部引腳124、數(shù)字外圍設(shè)備110的輸入及來自處理器核心102的復(fù)位。舉例來說，這些輸入可包含CWG源、DSM源及DDS/計時器時鐘輸入。一股來說，輸入可來自I/O引腳、寄存器位、其它外圍設(shè)備及內(nèi)部時鐘。
[0026]另外，可配置邏輯單元104可將數(shù)字輸出提供到模擬外圍設(shè)備108、數(shù)字外圍設(shè)備110及處理器核心102中的一者或一者以上?？蓪㈩~外輸出(例如轉(zhuǎn)換速率、上拉三態(tài)閾值等)提供到端口驅(qū)動器112，而可將其它輸出提供到外部引腳118。
[0027]因此，一股來說，可配置邏輯單元104可接收來自任何子系統(tǒng)(例如數(shù)字外圍設(shè)備、I/O端口或內(nèi)部狀態(tài)位)的輸入或復(fù)位信號，包含(例如)振蕩器輸出、系統(tǒng)時鐘等，且將輸出提供到I/o引腳、外圍設(shè)備、處理器核心中斷、I/O端口控制功能、狀態(tài)信號、系統(tǒng)時鐘及甚至提供到其它可配置邏輯單元(未展示)。
[0028]如上所述，在一些實(shí)施例中，可配置邏輯單元104像其它外圍裝置一樣尋址且可在運(yùn)行時間配置。在一些實(shí)施例中，可配置邏輯單元104可使用一個或一個以上特殊功能寄存器(未展示)在運(yùn)行時間配置。因此，可配置邏輯單元104完全集成到處理器地址及數(shù)據(jù)總線中?？苫趹?yīng)用的需要而靜態(tài)地應(yīng)用或?qū)崟r地更新配置。
[0029]在一些實(shí)施例中，可配置邏輯單元104的配置可來自軟件寄存器或非易失性存儲器。在一些實(shí)施例中，可讀取存儲器且將數(shù)據(jù)傳送到配置寄存器。在其它實(shí)施例中，存儲器可經(jīng)靜態(tài)地連接以用于配置(如同在通用邏輯陣列/可編程邏輯陣列(GAL/PAL)中)。此外，在一些實(shí)施例中，在初始配置之后，軟件可更新配置。
[0030]如此，在一些實(shí)施例中，將系統(tǒng)信號及I/O信號路由到可配置邏輯單元104，如圖2中所展示。接著，可配置邏輯單元104執(zhí)行所配置的邏輯并提供輸出。特定來說，圖2中展示包含處理器核心102、程序快閃存儲器203及外圍設(shè)備202的處理器100。程序快閃存儲器203經(jīng)由程序地址線/總線205及程序數(shù)據(jù)線/總線207耦合到處理器核心102。
[0031]在所圖解說明的實(shí)例中，外圍設(shè)備包含計時器202a、數(shù)據(jù)存儲器202b、比較器202c及可配置邏輯單元104。所述外圍設(shè)備通過數(shù)據(jù)地址線/總線206及數(shù)據(jù)線/總線204耦合到處理器核心102。可配置邏輯單元104可接收來自外圍設(shè)備208或來自輸入引腳124的其它個別輸入。因此，軟件及其它外圍設(shè)備可將輸入供應(yīng)到可配置邏輯單元104?？膳渲眠壿媶卧?04執(zhí)行經(jīng)配置邏輯 運(yùn)算且提供輸出312。
[0032]如上所述，可配置邏輯單元實(shí)施一個或一個以上邏輯功能且可與處理器核心的狀態(tài)無關(guān)地如此操作，例如當(dāng)處理器核心處于睡眠或調(diào)試模式中時。
[0033]更特定來說，圖3圖解說明根據(jù)一個實(shí)施例的可配置邏輯單元環(huán)境。可配置邏輯單元104接收來自多個選擇器302的四個通道輸入304Lx0UTl、Lx0UT2、Lx0UT3及LxOUT4。到選擇器302的輸入可來自信號208及1/0124。在一些實(shí)施例中，選擇器為多路復(fù)用器及/或可配置門。舉例來說，在一些實(shí)施例中，選擇器302可將輸入clc in208的數(shù)目從八個減少到四個304以驅(qū)動八個可選擇單輸出功能中的一者。關(guān)于選擇器302的特定實(shí)施方案的其它細(xì)節(jié)可在2012年4月17日提出申請的標(biāo)題為“從十六個輸入選擇四個信號
(Selecting Four Signals from Sixteen Inputs) ” 的共同轉(zhuǎn)讓的第-----號專利申請案
中找到，所述專利申請案猶如在本文中完全陳述一樣特此以全文引用的方式并入本文中。
[0034]在所圖解說明的實(shí)例中，可配置邏輯單元104接收來自控制寄存器(未展示)的控制輸入LCMODE < 2:0 > 314及LCEN316。將可配置邏輯單元104的輸出LxDATA與LCEN輸入316進(jìn)行“與”運(yùn)算。將“與”門308的輸出與來自控制寄存器(未展示)的控制信號LCPOL進(jìn)行“異或”運(yùn)算且接著作為CLCxOUT輸出，下文更詳細(xì)地解釋所有這些。
[0035]如上所述，實(shí)施例允許可配置邏輯單元的實(shí)時配置。也就是說，通過可從微處理器存取的寄存器提供配置且可基于(舉例來說)外部輸入、一天中的時間、系統(tǒng)的溫度、與其它事件的重合度或來自遠(yuǎn)程控制主機(jī)的命令更新配置。[0036]圖4A及圖4B示意性地圖解說明此操作。特定來說，展示包含處理器核心102及可配置邏輯單元104的處理器100。處理器100具有到處理器核心102的I/O輸入406及到可配置邏輯核心104的一對輸入124a、124b?？膳渲眠壿媶卧?04輸出到引腳412。
[0037]在操作中，I/O引腳406的狀態(tài)可用以設(shè)定可配置邏輯核心功能。在所圖解說明的實(shí)例中，當(dāng)I/O輸入406的邏輯狀態(tài)為“O”時，處理器核心102向一個或一個以上寄存器(例如圖3的LxMode寄存器314)寫入以致使可配置邏輯單元104實(shí)施“與”功能402，使得引腳412上的輸出為輸入A124a與B124b的邏輯“與”(AB)。相比之下，當(dāng)I/O輸入406的邏輯狀態(tài)為“I”時，處理器核心102向一個或一個以上寄存器寫入以致使可配置邏輯單元104實(shí)施“或”功能404，使得引腳412上的輸出為輸入A124a與B124b的邏輯“或” (A+B)。如可了解，一旦功能被設(shè)定，可配置邏輯單元104即實(shí)施經(jīng)配置功能，而不管處理器核心102的運(yùn)作如何。
[0038]有利地，本發(fā)明的實(shí)施例的可配置邏輯單元104允許對軟件的動態(tài)配置及直接存取，從而允許軟件在系統(tǒng)正運(yùn)行時重新配置個別門及反相器。也就是說，本發(fā)明的實(shí)施例的可配置邏輯單元允許在不需要微處理器接口的情況下對內(nèi)部配置及信號路徑的實(shí)時軟件存取。
[0039]舉例來說，如圖5A中所展示，用于實(shí)施兩個功能((A*B) +C) ’與((A*B) ’ +C) ’的微處理器接口的靜態(tài)配置需要兩個版本502、504，其包含“與”門506、510、“或非”門508、514及反相器512。
[0040]相比之下，圖5B中展示用于實(shí)施所述功能的示范性可配置邏輯單元104?？膳渲眠壿媶卧?04包含“與”門552、“異或”門554及“或非”門556。輸入A及B提供到“與”門552，而輸入C提供到“或非”門556?！芭c”門552的輸出提供到“異或”門554，而“異或”門554將其輸出提供到“或非”門556的輸入。另外，直接軟件(SW)輸入558 (例如，來自控制寄存器)提供到“異或”門554的輸入。以此方式，使用單一電路實(shí)施電路502、504的兩個功能且還允許直接軟件控制。
[0041]圖6A-6D中展示用于特定四輸入可配置邏輯單元的示范性組合選項。更特定來說，在一些實(shí)施例中，LxMODE < 2:0 >配置寄存器314(圖3)定義所述單元的邏輯模式。當(dāng)LxMODE = 000時，可配置邏輯單元實(shí)施“與-或”功能。當(dāng)LxMODE = 001時，所述單元實(shí)施“或-異或”功能。當(dāng)LxMODE = 010時，所述單元實(shí)施“與”;當(dāng)LxMODE = 011時，所述單元為RS鎖存器。
[0042]對應(yīng)地，可配置邏輯單元104可并入有多個狀態(tài)邏輯功能。參考圖7A到7D來展示這些功能。所述狀態(tài)功能包含具有異步設(shè)定(S)及復(fù)位(R)的D觸發(fā)器(圖7A)及JK觸發(fā)器(圖7B)兩者。輸入通道I(LCOUTl)提供上升沿時鐘。如果需要下降沿，那么可在通道邏輯(未展示)中使通道I(LCOUTl)反相。輸入通道2 (LC0UT2)及有時通道4 (LC0UT4)將數(shù)據(jù)提供到寄存器或鎖存器輸入。
[0043]當(dāng)LCMODE = 100時，所述單元實(shí)施具有S及R的單輸入D觸發(fā)器。當(dāng)LCMODE =101時，所述單元實(shí)施具有R的雙輸入D觸發(fā)器。當(dāng)LCMODE= 110時，所述單元實(shí)施具有R的JK觸發(fā)器。當(dāng)LCMODE = 111時，所述單元實(shí)施具有S及R的單輸入透通鎖存器(輸出Q在LE為低時遵循D且在LE為高時保持狀態(tài))。
[0044]圖8圖解說明根據(jù)本發(fā)明的實(shí)施例的JK觸發(fā)器的實(shí)例性操作。特定來說，展示包含具有輸入806、輸出802及時鐘804的JK觸發(fā)器800的時鐘門控實(shí)例。輸出802為門控FCLK/2。
[0045]可根據(jù)圖7B配置JK觸發(fā)器，其中時鐘為LC0UT1、J輸入為LC0UT2且K輸入(反相)為LC0UT4。如可看出，輸出802始終包含整數(shù)個循環(huán)。應(yīng)注意，可實(shí)施其它邏輯及狀態(tài)功能。因此，所述圖僅為示范性的。
[0046]如上所述，每一可配置邏輯單元104具有可從八個可用信號的群集選擇的四個輸入以及一個輸出，但可能有其它數(shù)目個信號及輸入。然而，在一些實(shí)施例中，集成電路封裝僅包含四個輸入-輸出引腳。也就是說，集成電路封裝包含用于輸出的一個引腳及用于輸入的三個引腳。此通過實(shí)例的方式展示于圖9中，集成電路900包含引腳RAO、RAU RA2、RA3、Vss及Vdd。舉例來說，RAO到RA2可為輸入，且RA3可為輸出。到可配置邏輯單元104的其它輸入來自內(nèi)部數(shù)據(jù)總線上的其它外圍設(shè)備。在其中集成電路包含一個以上外圍邏輯單元的一些實(shí)施例中，輸入可來自其它外圍邏輯單元，如下文將更詳細(xì)地論述。
[0047]更特定來說，在包含一個以上外圍邏輯單元104的實(shí)施方案中，可需要軟件能夠?qū)嵸|(zhì)上同時讀取多個單元輸出。因此，根據(jù)本發(fā)明的實(shí)施例，可提供經(jīng)組合輸出寄存器。此展示于圖10中，其圖解說明三個可配置邏輯單元1002a、1002b、1002c。應(yīng)注意，可提供多于或少于三個。因此，所述圖僅為示范性的。
[0048]每一可配置邏輯單元1002a、1002b、1002c分別包含可配置邏輯單元104a、104b、104c。每一者進(jìn)一步分別包含輸出CLC0UTA、CLC0UTB、CLC0UTC。在其中僅采用一個可配置邏輯單元的實(shí)施方案中，所述輸出分別提供到相關(guān)聯(lián)輸出寄存器1004a、1004b、1004c。
[0049]然而，當(dāng)一個以上可配置邏輯單元在使用中時，輸出提供到可配置邏輯單元實(shí)例外部的共用寄存器1006。通過在邏輯單元中的每一者的實(shí)例外部提供經(jīng)組合輸出寄存器1004，可實(shí)質(zhì)上同時讀取其經(jīng)組合輸出。
[0050]另外，通過提供具有除外部引腳以外的輸入的多個可配置邏輯單元，可級聯(lián)所述單元以創(chuàng)建復(fù)雜組合。此通過實(shí)例的方式展示于圖11中。
[0051]特定來說，圖11中展示包含多個可配置邏輯單元1102a、1102b、1102c、1102d的系統(tǒng)1100，每一可配置邏輯單元分別包含對應(yīng)可配置邏輯單元104a、104b、104c、104d。如所展示，可配置邏輯單元104a將其輸出提供到可配置邏輯單元104b及104c，而可配置邏輯單元104b將輸出提供到外部引腳1106以及提供到可配置邏輯單元104c及可配置邏輯單元104d的輸入。另外，可配置邏輯單元104d將其輸出提供到輸出線，例如，提供到另一外圍設(shè)備或處理器核心。
[0052]如可見，可配置邏輯單元104a、104b、104c、104d中的每一者具有四個輸入且可接收來自輸入引腳1104a、1104b、1104c，來自其它可配置邏輯單元，或來自其它芯片上及外圍裝置的輸入信號。
[0053]雖然已圖解說明用于移動計算裝置的特定實(shí)施方案及硬件/軟件配置，但應(yīng)注意可能有其它實(shí)施方案及硬件配置且不需要特定實(shí)施方案或硬件/軟件配置。因此，實(shí)施本文中所揭示的方法的移動計算裝置可能并不需要所圖解說明的所有組件。
[0054]如本文中所使用，無論在上文說明書中還是所附權(quán)利要求書中，術(shù)語“包括”、“包含”、“攜載”、“具有”、“含有”、“涉及”及諸如此類應(yīng)理解為開端型，即，意指包含但不限于。僅過渡性短語“由...組成”及“基本上由...組成”應(yīng)分別視為排他性過渡性短語，如在美國專利局專利審查程序手冊中關(guān)于權(quán)利要求書所陳述。
[0055]在權(quán)利要求書中對序數(shù)術(shù)語(例如“第一”、“第二”、“第三”等)的任何使用來修飾權(quán)利要求元素本身并非暗示一個權(quán)利要求元素相對于另一權(quán)利要求元素的任何優(yōu)先級、優(yōu)先順序或次序或者執(zhí)行方法的動作的時間次序。而是，除非另有具體說明，否則這些序數(shù)術(shù)語僅用作區(qū)分具有某一名稱的一個權(quán)利要求元素與具有同一名稱(除使用序數(shù)術(shù)語以外)的另一元素的標(biāo)記。
[0056]上文所描述實(shí)施例打算圖解說明本發(fā)明的原理，而非限制本發(fā)明的范圍。所屬領(lǐng)域的技術(shù)人員可在不背離本發(fā)明的范圍的情況下做出各種其它實(shí)施例及對這些優(yōu)選實(shí)施例的修改形式。
【權(quán)利要求】
1.一種集成電路裝置，其包括: 中央處理核心； 多個外圍設(shè)備，其可操作地耦合到所述中央處理核心，所述多個外圍設(shè)備包含至少一個可配置邏輯單元外圍設(shè)備，所述至少一個可配置邏輯外圍設(shè)備具有多于所述集成電路裝置上的輸入-輸出連接的輸入。
2.根據(jù)權(quán)利要求1所述的集成電路裝置，所述輸入包含來自一個或一個以上集成電路子系統(tǒng)的一個或一個以上輸入。
3.根據(jù)權(quán)利要求1所述的集成電路裝置，所述輸入包含來自至少一個其它可配置邏輯外圍設(shè)備的至少一個輸入。
4.根據(jù)權(quán)利要求1所述的集成電路裝置，其進(jìn)一步包含經(jīng)配置以用于讀取多個可配置邏輯單元的輸出的單一微處理器寄存器。
5.根據(jù)權(quán)利要求4所述的集成電路裝置，其中所述至少一個可配置邏輯單元中的至少兩者為級聯(lián)的。
6.一種包含預(yù)定數(shù)目個輸入-輸出連接的集成電路裝置，其包括: 處理器核心； 多個可配置邏輯外圍設(shè)備，其可操作地耦合到所述處理器核心，所述多個可配置邏輯外圍設(shè)備中的每一者具有大于所述預(yù)定數(shù)目個輸入-輸出連接的輸入數(shù)目。
7.根據(jù)權(quán)利要求6所述的集成電路裝置，所述輸入包含來自一個或一個以上集成電路子系統(tǒng)的一個或一個以上輸入。
8.根據(jù)權(quán)利要求6所述的集成電路裝置，所述輸入包含來自所述多個可配置邏輯外圍設(shè)備中的一個或一個以上其它可配置邏輯外圍設(shè)備的一個或一個以上輸入。
9.根據(jù)權(quán)利要求6所述的集成電路裝置，其進(jìn)一步包含經(jīng)配置以用于讀取所述多個可配置邏輯外圍設(shè)備的輸出的單一微處理器寄存器。
10.根據(jù)權(quán)利要求9所述的集成電路裝置，其中所述多個可配置邏輯外圍設(shè)備中的至少兩者為級聯(lián)的。
11.一種集成電路裝置，其包括: 中央處理核心； 多個外圍設(shè)備，其可操作地耦合到所述中央處理核心，所述多個外圍設(shè)備包含至少一個可配置邏輯單元外圍設(shè)備，所述至少一個可配置邏輯外圍設(shè)備具有多于所述集成電路裝置上的輸入-輸出連接的輸入。
12.根據(jù)權(quán)利要求11所述的集成電路裝置，所述輸入包含來自一個或一個以上集成電路子系統(tǒng)的一個或一個以上輸入。
13.根據(jù)權(quán)利要求11所述的集成電路裝置，所述輸入包含來自至少一個其它可配置邏輯外圍設(shè)備的至少一個輸入。
14.根據(jù)權(quán)利要求11所述的集成電路裝置，其進(jìn)一步包含經(jīng)配置以用于讀取多個可配置邏輯單元的輸出的單一微處理器寄存器。
15.根據(jù)權(quán)利要求13所述的集成電路裝置，其中所述至少一個可配置邏輯單元中的至少兩者為級聯(lián)的。
【文檔編號】G06F15/78GK103620582SQ201280019050
【公開日】2014年3月5日 申請日期:2012年4月19日 優(yōu)先權(quán)日:2011年4月21日
【發(fā)明者】凱文·李·基爾澤, 肖恩·斯蒂德曼, 杰羅爾德·S·茲德內(nèi)克, 維維安·德爾波, 齊克·倫德斯特魯姆, 法尼·杜芬哈格 申請人:密克羅奇普技術(shù)公司