專利名稱：具有存儲單元、邏輯區(qū)域和填充結(jié)構(gòu)的半導體存儲元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及不揮發(fā)式或揮發(fā)式半導體存儲元件，它具有存儲單元、邏輯區(qū)域和隨機訪問的填充結(jié)構(gòu)，元件還具有這樣的結(jié)構(gòu)，該結(jié)構(gòu)分成存儲單元和邏輯區(qū)域，并且具有安排在硅基底上的下氧化層，和安排在下氧化層上的上氧化層，每個存儲單元在硅基底與下氧化層之間的結(jié)區(qū)域中包括至少一個晶體管，并且在下氧化層與上氧化層之間的結(jié)區(qū)域中至少包括電容器，電容器通過下氧化層中的接觸孔連接到晶體管上，接觸孔內(nèi)填充有金屬，并且包括安排在兩個電極之間的鐵電材料，連接到晶體管上并且臨近下氧化層的電極具有相對大的厚度，并且每個邏輯區(qū)域在硅基底和下氧化層之間的結(jié)區(qū)域中包括至少一個晶體管，其中晶體管通過下氧化層和上氧化層中的接觸孔，連接到上氧化層頂部的電極上，接觸孔內(nèi)填充有金屬。
背景技術(shù)：
例如，從US-A-5854104和EP0516031A1中，已知了這種類型的半導體存儲單元，它具有鐵電電容器或具有高介電常數(shù)電容器，并且這種類型的半導體存儲單元還作為FRAM或DRAM已知。用于電容器鐵電材料的適當材料例子有SBT(SBT代表SrBi2Ta2O9)和SBTN(SBTN代表SrBi2(Ta1-xNbx)2O9)或PZT(PZT代表Pb(Zr1-xTix)O3)。
本發(fā)明的主要內(nèi)容還特別涉及DRaM，其中DRAM以BST(BST代表Ba1-xSrxTiO3)或Ta2O3作為電介質(zhì)操作。這些材料還需要Pt或相似物質(zhì)作為電極。此外，考慮到相對高的集成密度，需要相對厚的下電極，也為了使用側(cè)壁。
通常采用鉑、銥、二氧化銥、釕、二氧化釕、鈀、三氧化鍶-釕或其化合物，作為電容器更厚電極的材料，其中電極連接到相應存儲單元的晶體管上。
這個電極在下文中也被稱作下電極，依賴于鐵電電容器所需的電容，這個電極的厚度為幾百納米。鐵電材料或具有高介電常數(shù)的材料還構(gòu)成電容器結(jié)構(gòu)的整個厚度，其中鐵電材料或具有高介電常數(shù)的材料沉積在厚的電極上。相反電極沉積在鐵電材料或具有高介電常數(shù)的材料外側(cè)；這個相反電極在下文也被稱作上電極。整個結(jié)果是幾百納米厚的電容器結(jié)構(gòu)。
由于這種電容器結(jié)構(gòu)僅存在于討論的半導體存儲元件的單元陣列中，而類似厚度的結(jié)構(gòu)并沒有出現(xiàn)在半導體存儲元件的邏輯區(qū)域中，所以在半導體存儲元件的單元陣列與其余部分，即邏輯區(qū)域，之間的拓撲學布局中有相當大的不同。在半導體存儲元件的加工過程中，這種拓撲學布局使半導體存儲元件的金屬化更加困難。而且，從中間氧化物(上氧化層)到上電極，或到單元陣列外側(cè)的晶體管的蝕刻深度顯著不同。
發(fā)明內(nèi)容
考慮到這種現(xiàn)有技術(shù)，本發(fā)明的目的是提供本文開頭所描述類型的半導體存儲元件，它在單元陣列與邏輯區(qū)域之間具有明顯更一致的拓撲學布局，由此及其它，它能夠被金屬化，而幾乎不出現(xiàn)問題。
這個目的由權(quán)利要求1的技術(shù)方案實現(xiàn)。本發(fā)明的優(yōu)選的改進方案體現(xiàn)在從屬權(quán)利要求中。
由此，根據(jù)本發(fā)明，存儲單元與邏輯區(qū)域之間的拓撲學布局差異，實際上通過在鐵電電容器外面的區(qū)域，提供填充結(jié)構(gòu)來補償或填平，其中填充結(jié)構(gòu)的厚度符合電容器結(jié)構(gòu)的厚度。
進而，根據(jù)本發(fā)明的優(yōu)選的改進方案，在邏輯區(qū)域中提供了觸點接通，它連接到這些區(qū)域中提供的晶體管上，而以單元區(qū)域中電容器厚的下電極相似的方式構(gòu)成。這意味著邏輯區(qū)域中上氧化層中的接觸孔填充有相同的材料，它的厚度與較厚的電容器電極的厚度相同。
特別是，這導致了加工上的優(yōu)勢，因為厚的下電容器電極，邏輯區(qū)域中的填充結(jié)構(gòu)，和邏輯區(qū)域中接觸孔的接觸可以在同一加工步驟中完成，其中填充結(jié)構(gòu)包括與厚的電容器電極相同的材料。邏輯區(qū)域中接觸通道的使用，使中間氧化物(上氧化層)的蝕刻深度更顯著的一致。
整個結(jié)果是，根據(jù)本發(fā)明，存儲單元與邏輯區(qū)域之間的拓撲學布局差異，實際上由厚度差異補償，其中厚度差異有利于存儲單元只存在于鐵電電容器和相應電容器的電極的延伸厚度上。厚度上的這種差異典型地是200+/-100nm。
換句話說，與現(xiàn)有技術(shù)相比，本發(fā)明的特殊之處在于厚的下電容器電極使用的材料，其中厚的下電容器電極用于水平度補償?shù)奶畛浣Y(jié)構(gòu)，并用于邏輯區(qū)域中的接觸通道。
下面根據(jù)舉例的實施例，并參考圖示，通過例子的方式更詳細地解釋本發(fā)明，其中圖1是具有層疊電容器的不揮發(fā)式半導體存儲元件的一部分的剖視圖，其中根據(jù)現(xiàn)有技術(shù)，存儲單元臨近邏輯區(qū)域。
圖2是不揮發(fā)式半導體存儲元件的一部分的剖視圖，其中根據(jù)本發(fā)明，存儲單元臨近邏輯區(qū)域。
實施例說明在圖1中顯示了不揮發(fā)式半導體存儲元件部分，它包括大量存儲單元和大量邏輯區(qū)域，其中顯示了一個存儲單元和一個邏輯區(qū)域，并且它們在全文中由參考數(shù)字1和2表示。在已知的方式中，半導體存儲元件為多層結(jié)構(gòu)，并且包括硅基底3作為基礎(chǔ)層，硅基底3后面是氧化層4，氧化層后面是上氧化層5。通過例子的方式，下氧化層4可以是BPSG或TEOS薄膜，而上氧化層5，例如形成TEOS薄膜或低介電常數(shù)的物質(zhì)(例如HPCVD氧化物)制成的薄膜，或其合成物。這些層在垂直方向上的厚度或濃度典型地是幾千埃。
阻擋層沒有畫出，并且通過舉例的方式同樣包括TiO2薄膜，阻擋層通常提供在下氧化層4與上氧化層5之間。
在具有高介電常數(shù)材料的FeRAM或DRAM中使用了兩個阻擋層，它們必須彼此不同。這兩個阻擋層的第一層是下電極11與插塞12之間的阻擋層。這個阻擋層將會防止插塞12(通常包括多晶硅)在層12的退火過程中氧化。阻擋層的材料是TiN、TaN、TiSiN、TiAlN、TaSiN、IrO2。這兩個阻擋層的第二層是電容器上的H2阻擋層，它將會防止H2在金屬化過程中(例如W的沉積)滲透而破壞層12。這層放在上電極13的頂部。它還可以放在電容器以外區(qū)域的層4上。典型的材料是Si3N4或Al2O3。TiO2不特別適當，因為它難于蝕刻，而這個阻擋層必須在接觸孔14和19中被蝕刻掉。
存儲單元1包括晶體管6，它最好是MOSFET晶體管，具有柵極7、源極8和漏極9。源極8和漏極9形成在臨近下氧化層4的硅基底3中，而柵極7形成在下氧化層4中。
存儲單元1還包括鐵電電容器10，鐵電容器10包括厚的下電極11，它通過通道12連接到晶體管6的漏極9上，通道12是穿過下氧化層4的接觸孔，并填充有導電性良好的金屬。用于電容器10的下電極11的適當材料的例子是鉑或銥和以上列出的其它材料；通道12的材料最好是多晶硅或W。電容器10厚的下電極11覆蓋有鐵電材料或具有高介電常數(shù)的材料12，鐵電材料或高介電常數(shù)的材料12在每一側(cè)都包圍下電極11厚的本體，并且在這個電極的底部，在氧化層4的頂部橫向延伸適當?shù)木嚯x。電容器10還包括電極13，作為相對薄的層，它覆蓋電介質(zhì)12，并且比下電極11明顯薄。接觸孔14形成在上氧化層5內(nèi)，從而與電容器10的上電極13接觸。
在邏輯區(qū)域2中，進一步還有晶體管15，它最好形成MOSFET，并且晶體管15包括源極16、柵極17和漏極18。晶體管15的柵極、源極和漏極以晶體管6相同的方式安排；即源極16和漏極18安排在硅基底3上，而柵極17安排在下氧化層4中。接觸孔19自始至終穿過下氧化層4和上氧化層5，并且在上氧化層5的頂部開口，接觸孔19被提供而與晶體管15的漏極18接觸。
可以從圖1中看出，存儲單元1與邏輯區(qū)域2之間的水平度或拓撲學布局有相當大的差異，并且這導致了本文開頭中所描述的缺點，即這個元件更難于金屬化，并且穿過中間氧化物或上氧化層5，到達上電極或單元陣列1以外的晶體管中的蝕刻深度，相當顯著地不同。
這些缺點由圖2中顯示的本發(fā)明的半導體存儲元件的設(shè)計來克服。圖2顯示了與圖1的顯示相似的不揮發(fā)式半導體存儲元件的部分視圖；與圖1中所顯示相符合的圖2中顯示的這些元件，具有相同的參考數(shù)字。下文將只對圖1與圖2顯示安排的差異提供解釋。
由此，在接觸孔19內(nèi)有一個結(jié)構(gòu)，其成分符合電容器10的下電極11和通道12結(jié)構(gòu)的成分。這意味著在上氧化層5的區(qū)域內(nèi)，材料20的插塞安排在上氧化層5區(qū)域中的接觸孔19內(nèi)，其中材料20的插塞與電容器10的下電極11厚度相同，并且進一步的插塞21提供在下氧化層4內(nèi)的接觸孔19的下部區(qū)域中，其中插塞21符合填充通道21的材料。在電容器10厚的下電極11與材料20的插塞之間，有填充結(jié)構(gòu)22，它由相同材料制成，并且制成這些元件相同的厚度，填充結(jié)構(gòu)22臨近下氧化層4上的阻擋層。這種類型更進一步的填充結(jié)構(gòu)23在電容器10的另一側(cè)顯示，在圖2中提供由參考數(shù)字23表示的部分的左側(cè)。
從圖1和圖2之間的比較中可以看出，圖2中顯示的安排具有存儲單元1與邏輯區(qū)域2之間實際上平衡的拓撲學布局，即在存儲單元1與邏輯區(qū)域2之間幾乎在水平度上沒有任何差異，除了電容器10厚的下電極11覆蓋有電介質(zhì)12和上電極13的事實導致了水平度的差異?？紤]到這種水平的拓撲學布局，通過化學機械剖光可以對所需的金屬化毫無問題地執(zhí)行所需的平面化，并且穿過中間氧化層或上氧化層5到上電極，并到單元陣列1外側(cè)的晶體管的蝕刻深度非常一致。
盡管本發(fā)明已經(jīng)參考優(yōu)選的實施例描述，但本發(fā)明不限于這些實施例，而能夠以多種方法修改。
更進一步的可能性是膠印結(jié)構(gòu)，其中電容器和晶體管通過上電極上的金屬化從上面連接。
權(quán)利要求
1.半導體存儲元件，具有存儲單元、邏輯區(qū)域和隨機訪問的填充結(jié)構(gòu)，它還具有這樣的結(jié)構(gòu)，該結(jié)構(gòu)分成存儲單元(1)和邏輯區(qū)域(2)，并且具有安排在硅基底(3)上的下氧化層(4)，和安排在下氧化層上的上氧化層(5)，每個存儲單元(1)在硅基底(3)與下氧化層(4)之間的結(jié)區(qū)域包括至少一個晶體管(6)，并且在下氧化層(4)與上氧化層(5)之間的結(jié)區(qū)域至少包括電容器(10)，電容器通過下氧化層(4)中的接觸孔(12)連接到晶體管(6)上，接觸孔(12)內(nèi)填充有導電材料，并且包括安排在兩個電極(11、13)之間的鐵電材料(12)，連接到晶體管(6)上并且臨近下氧化層(4)的電極(11)具有相對大的厚度，并且每個邏輯區(qū)域(2)在硅基底(3)與下氧化層(4)之間的結(jié)區(qū)域包括至少一個晶體管(15)，其中晶體管通過下氧化層(4)和上氧化層(5)中的接觸孔(19)，連接到上氧化層(5)頂部的電極上，接觸孔(19)內(nèi)填充有導電材料，其特征在于，在存儲單元(1)的電容器(10)與邏輯區(qū)域(2)的接觸孔(19)之間的元件中，存儲單元(1)的拓撲學布局與邏輯區(qū)域(2)的拓撲學布局之間的水平度補償由填充結(jié)構(gòu)(22、23)建立。
2.根據(jù)權(quán)利要求1所述的半導體存儲元件，其特征在于，作為膠印結(jié)構(gòu)，電容器(10)和晶體管(6)通過上電極上的金屬化從上面連接。
3.根據(jù)權(quán)利要求1或2所述的半導體存儲元件，其特征在于，填充結(jié)構(gòu)(22，23)包括材料的島，它具有的厚度實際上符合厚的電容器電極(11)的厚度。
4.根據(jù)權(quán)利要求2或3所述的半導體存儲元件，其特征在于，填充結(jié)構(gòu)的島(22，23)由厚的電容器電極(11)相同的材料構(gòu)成。
5.根據(jù)權(quán)利要求1、2、3或4所述的半導體存儲元件，其特征在于，為了將邏輯區(qū)域(2)的晶體管(15)連接到上氧化層(5)頂部相關(guān)的電極上，至少在上氧化層(5)的區(qū)域中，邏輯區(qū)域(2)中的接觸孔(19)包括厚的電容器電極(11)相同的材料，具有與厚的電容器電極(11)實際上相同的厚度。
6.根據(jù)前面權(quán)利要求任何之一所述的半導體存儲元件，其特征在于，下氧化層(4)中的接觸孔(12，19)還包括金屬材料，其中厚的電容器電極(11)由這種金屬材料形成。
7.根據(jù)前面權(quán)利要求任何之一所述的半導體存儲元件，其特征在于，薄的電容器電極(13)包括厚的電容器電極(11)相同的材料。
8.根據(jù)前面權(quán)利要求任何之一所述的半導體存儲元件，其特征在于，厚的電容器電極(11)包括鉑、銥、二氧化銥、釕、二氧化釕、鈀、三氧化鍶-釕或其化合物。
9.根據(jù)前面權(quán)利要求任何之一所述的半導體存儲元件，其特征在于，材料(20)的插塞安排在接觸孔(19)中，其中材料(20)與電容器(10)下電極(11)的厚度相同。
10.根據(jù)前面權(quán)利要求任何之一所述的半導體存儲元件，其特征在于，插塞(21)提供在接觸孔(11)的下部區(qū)域，在下氧化層(4)內(nèi)，其中插塞(21)符合填充通道(12)的材料。
全文摘要
本發(fā)明提供了隨機訪問的半導體存儲元件,它還具有這樣的結(jié)構(gòu),結(jié)構(gòu)分成存儲單元(1)和邏輯區(qū)域(2),并且具有下氧化層(4),安排在硅基底(3)上,和上氧化層(5),安排在下氧化層上,每個存儲單元(1)在結(jié)區(qū)域包括至少一個晶體管(6),其中結(jié)區(qū)域在硅基底(3)與下氧化層(4)之間,并且在結(jié)區(qū)域包括電容器(10),其中結(jié)區(qū)域在下氧化層(4)與上氧化層(5)之間,電容器通過下氧化層(4)中的接觸孔(12)連接到晶體管(6)上,接觸孔(12)內(nèi)填充有金屬,并且每個存儲單元(1)包括鐵電材料(12),安排在兩個電極(11、13)之間,連接到晶體管(6)上并且臨近下氧化層(4)的電極(11)具有相對大的厚度,并且每個邏輯區(qū)域(2)在結(jié)區(qū)域包括至少一個晶體管(15),其中結(jié)區(qū)域在硅基底(3)與下氧化層(4)之間,晶體管通過下氧化層(4)和上氧化層(5)中的接觸孔(19),連接到上氧化層(5)頂部的電極上,接觸孔內(nèi)填充有金屬。根據(jù)本發(fā)明,在存儲單元(1)的電容器(10)與邏輯區(qū)域(2)的接觸孔(19)之間,存儲單元(1)與邏輯區(qū)域(2)的拓撲學布局之間的水平度補償由填充結(jié)構(gòu)(22、23)建立。
文檔編號H01L21/02GK1367936SQ00808593
公開日2002年9月4日 申請日期2000年6月6日 優(yōu)先權(quán)日1999年6月8日
發(fā)明者G·欣德勒, C·德姆 申請人:因芬尼昂技術(shù)股份公司