專利名稱：4輸入查找表、fpga邏輯單元和fpga邏輯塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體及微電子技術(shù)領(lǐng)域，尤其涉及一種4輸入查找表(Look Up !"able，簡(jiǎn)稱 LUT)LUT4、基于該 LOT4 的現(xiàn)場(chǎng)可編程門陣列(Field Programmed Gate array, 簡(jiǎn)稱FPGA)邏輯單元，和基于上述FPGA邏輯單元的FPGA邏輯塊。
背景技術(shù)：
與專用集成電路(ApplicationSpecific Integrated Circuits，簡(jiǎn)稱 ASIC)相比，F(xiàn)PGA的研發(fā)成本低和開發(fā)周期短等特性使它成為實(shí)現(xiàn)現(xiàn)代數(shù)字電路和系統(tǒng)的一種重要核心技術(shù)，其市場(chǎng)占有額也在逐年增加。作為FPGA中用于邏輯實(shí)現(xiàn)的基本單元，邏輯單元和由其構(gòu)成的邏輯塊的設(shè)計(jì)在很大程度上直接影響到FPGA的速度和面積利用率等性能?，F(xiàn)有文獻(xiàn)證明LUT4能夠使FPGA芯片面積利用率達(dá)到最高。目前學(xué)術(shù)界和工業(yè)界最典型的FPGA邏輯單元是由一個(gè)傳統(tǒng)的LUT4和一個(gè)D型觸發(fā)器構(gòu)成的?，F(xiàn)代商用FPGA還包括一些用做特殊用途的嵌入式IP核，比如乘法器模塊和存儲(chǔ)器模塊。Xilinx的Virtex系列和Altera的Cyclone系列就為用戶提供了豐富的存儲(chǔ)器模塊資源。盡管如此，對(duì)于一些需要大量存儲(chǔ)資源的應(yīng)用，對(duì)于某款FPGA芯片來(lái)說，內(nèi)部的存儲(chǔ)器模塊資源畢竟是有限的，所以這些存儲(chǔ)器模塊還是不夠用。還有，對(duì)于邏輯資源和小容量存儲(chǔ)資源消耗較多的應(yīng)用，如果用大容量的存儲(chǔ)器模塊來(lái)實(shí)現(xiàn)小容量的存儲(chǔ)器，將會(huì)造成存儲(chǔ)器模塊剩余存儲(chǔ)資源的浪費(fèi)，所以小容量的分布式RAM就可以滿足這樣的應(yīng)用。因?yàn)橐粋€(gè)現(xiàn)有4輸入的LUT對(duì)于實(shí)現(xiàn)任意4輸入的邏輯不會(huì)降低邏輯密度，但對(duì)于實(shí)現(xiàn)任意3輸入或者2輸入的邏輯，由于4輸入的LUT只有一個(gè)輸出，所以只能實(shí)現(xiàn)一個(gè) 3輸入或者2輸入的邏輯，而基于3輸入LUT的LUT4需要有2個(gè)輸出，所以就可以實(shí)現(xiàn)2個(gè) 3輸入或者2輸入的邏輯，因此現(xiàn)有的4輸入的LUT邏輯密度低。在實(shí)現(xiàn)本發(fā)明的過程中， 發(fā)明人意識(shí)到現(xiàn)有技術(shù)存在如下缺陷現(xiàn)有的LUT4邏輯密度低。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題針對(duì)上述問題，本發(fā)明提出了一種基于兩個(gè)LUT3的LUT4，基于該LUT4的FPGA邏輯單元及基于該FPGA邏輯單元的FPGA邏輯塊。該LUT4與現(xiàn)有的LUT4相比，提高了邏輯密度。( 二 )技術(shù)方案根據(jù)本發(fā)明的一個(gè)方面，提供了一種4輸入查找表LUT4。該LUT4包括兩個(gè)3輸入查找表LUT3和四個(gè)2選1多路復(fù)用器，該兩個(gè)LUT3為C-LUT3和S-LUT3，該四個(gè)2選1 多路復(fù)用器為FMUX，CMUX, SMUX和F4MUX。數(shù)據(jù)輸入端口 A0，Al，以及A2 (0)經(jīng)過CMUX選擇后的輸出分別進(jìn)入C-LUT3的三個(gè)輸入端口。數(shù)據(jù)輸入端口 A0，Al(O)與A3⑴經(jīng)過SMUX 選擇后的輸出，以及A2(0)經(jīng)過CMUX選擇后的輸出分別進(jìn)入S-LUT3的三個(gè)輸入端口。數(shù)據(jù)輸入端口 A3(l)與邏輯‘0’經(jīng)過FMUX選擇后的輸出進(jìn)入F4MUX的控制端口，S-LUT3的輸出(0)經(jīng)過F4MUX選擇后從該LOT4的輸出端口 F4輸出。FPGA邏輯單元中，F(xiàn)mux, Smux 和Cmux分別為FMUX，SMUX和CMUX的控制位。優(yōu)選地，本技術(shù)方案LUT4中，A2(0)經(jīng)過CMUX選擇后的輸出分別進(jìn)入C-LUT3的三個(gè)輸入端口之一為A2(0)與CI(I)經(jīng)過CMUX選擇后的輸出分別進(jìn)入C-LUT3的三個(gè)輸入端口之一。A2(0)經(jīng)過CMUX選擇后的輸出分別進(jìn)入S-LUT3的三個(gè)輸入端口之一為A2 (0) 與CI (1)經(jīng)過CMUX選擇后的輸出分別進(jìn)入S-LUT3的三個(gè)輸入端口之一。S-LUT3的輸出 (0)經(jīng)過F4MUX選擇后從該LOT4的輸出端口 F4輸出為C_LUT3的輸出CO(I)和S-LUT3的輸出(0)經(jīng)過F4MUX選擇后從該LUT4的輸出端口 F4輸出。優(yōu)選地，本技術(shù)方案LOT4中，根據(jù)控制位Fmux，Smux和Cmux的不同組合，配置 LUT4的工作模式當(dāng)Smux = 0，Cmux = 0，F(xiàn)mux = 1時(shí)，其工作模式為L(zhǎng)UT4 ；或當(dāng)Smux = 0，Cmux = 1，F(xiàn)mux = 0時(shí)，其工作模式為進(jìn)位鏈；或當(dāng)Smux = 0，Cmux = 0，F(xiàn)mux = 0時(shí)， 其工作模式為進(jìn)位鏈頭；或當(dāng)Smux = 1，Cmux = 0，F(xiàn)mux = 0時(shí)，其工作模式為乘法器。根據(jù)本發(fā)明的另一個(gè)方面，提供了一種現(xiàn)場(chǎng)可編程門陣列FPGA邏輯單元。該FPGA 邏輯單元包括上文中的LOT4、D型觸發(fā)器和四個(gè)2選1多路復(fù)用器BMUX、F5MUX、DMUXO和 DMUXl。D型觸發(fā)器包括數(shù)據(jù)輸入端口 D、數(shù)據(jù)輸出端口 XQ、控制輸入端口 CE和SR、時(shí)鐘輸入端口 CK、全局置位復(fù)位端口 GSR。FPGA邏輯單元的輸入端口包括4輸入LUT的數(shù)據(jù)輸入端口 AQ，Al，A2，A3和數(shù)據(jù)輸入端口 B，F(xiàn)5I ；FPGA邏輯單元的輸出端口包括4輸入LUT 的數(shù)據(jù)輸出端口 F4和數(shù)據(jù)輸出端口 XB、XF、XQ。數(shù)據(jù)輸入端口 B(I)和C-LUT3的輸出端口 CO (0)經(jīng)過BMUX后輸出XB ；數(shù)據(jù)輸入端口 F5I (1)和LOT4的輸出端口 F4 (0)經(jīng)過F5MUX后的輸出進(jìn)入DMUXl的1輸入端口，F(xiàn)4進(jìn)入DMUXl的0輸入端口，DMUXl的輸出為XF ；XF(I) 和B (0)經(jīng)過DMUXO選擇后輸出進(jìn)入D型觸發(fā)器的數(shù)據(jù)輸入端口 D，D型觸發(fā)器的輸出端口作為FPGA邏輯單元的數(shù)據(jù)輸出端口 XQ。Bmux，Dmuxl和DmuxO分別為B5MUX，DMUXl和DMUXO 的控制位。優(yōu)選地，本技術(shù)方案FPGA邏輯單元中，CI作為FPGA邏輯單元的專用進(jìn)位鏈輸入端口 ；CO作為FPGA邏輯單元的專用進(jìn)位鏈輸出端口。優(yōu)選地，本技術(shù)方案FPGA邏輯單元中，F(xiàn)mux, Smux，Cmux，Bmux，Dmuxl和DmuxO均
為5管存儲(chǔ)單元。優(yōu)選地，本技術(shù)方案FPGA邏輯單元中，F(xiàn)PGA邏輯單元中，根據(jù)控制位Bmux，Dmuxl 和DmuxO的不同組合，配置FPGA邏輯單元的信號(hào)流向當(dāng)Bmux = 0,F5mux = 0, DmuxO = 0， Dmuxl = 0/1 時(shí)，信號(hào)流向?yàn)?CO 驅(qū)動(dòng) XB，B 驅(qū)動(dòng) D ；或當(dāng) Bmux = 0，F(xiàn)5mux = 0，DmuxO = 1， Dmuxl = 0/1 時(shí)，信號(hào)流向?yàn)?CO 驅(qū)動(dòng) XB，LUT4 驅(qū)動(dòng) D ；或當(dāng) Bmux = 0，F(xiàn)5mux = 1，DmuxO = 0，Dmuxl = 0/1 時(shí)，信號(hào)流向?yàn)?CO 驅(qū)動(dòng) XB，B 驅(qū)動(dòng) D ；或當(dāng) Bmux = 0，F(xiàn)5mux = 1，DmuxO = 1，Dmuxl = 0/1 時(shí)，信號(hào)流向?yàn)?CO 驅(qū)動(dòng) XB，LUT4 驅(qū)動(dòng) D ；或當(dāng) Bmux = 1，F(xiàn)5mux = 0，DmuxO =0,Dmuxl = 0/1 時(shí)，信號(hào)流向?yàn)?B 驅(qū)動(dòng) XB，B 驅(qū)動(dòng) D ；或當(dāng) Bmux = l，F(xiàn)5mux = 0,DmuxO = 1，Dmuxl = 0/1 時(shí)，信號(hào)流向?yàn)?B 驅(qū)動(dòng) XB，LUT 驅(qū)動(dòng) D ；或當(dāng) Bmux = l，F(xiàn)5mux = 1，DmuxO = 0,Dmuxl = 0/1 時(shí)，信號(hào)流向?yàn)?B 驅(qū)動(dòng) XB，B 驅(qū)動(dòng) D ；或當(dāng) Bmux = l，F(xiàn)5mux = LDmuxO = 1， Dmuxl = 0/1時(shí)，信號(hào)流向?yàn)锽驅(qū)動(dòng)XB，LUT4驅(qū)動(dòng)D。優(yōu)選地，本技術(shù)方案FPGA邏輯單元中，D觸發(fā)器包括核心寄存器和4個(gè)2選1多路復(fù)用器CKPOLMUX，SRSYNCMUX, SRSELMUX，QTYPEMUX ；該D觸發(fā)器輸入包括數(shù)據(jù)輸入D， 時(shí)鐘CK，時(shí)鐘使能CE，置位/復(fù)位SR和全局置位/復(fù)位GSR，輸出為數(shù)據(jù)輸出Q ；SR(O)和邏輯‘0’ (1)經(jīng)過SRSYNCMUX選擇后輸出，該輸出與GSR進(jìn)行或邏輯，或邏輯的輸出經(jīng)過 SRSELMUX輸出產(chǎn)生S(O)和R(I)，分別為核心寄存器的置位/復(fù)位端；CK(I)和 CK(O)經(jīng)過CKPOLMUX選擇進(jìn)入核心寄存器的CK端，核心寄存器的輸入QL(O)和QF(I)經(jīng)過QTYPEMUX 選擇輸入Q ;2選1多路復(fù)用器CKPOLMUX，SRSYNCMUX, SRSELMUX, QTYPEMUX的控制位分別為 ckpol, srsync, srsel, qtype,根據(jù)控制位 ckpol, srsync, srsel, qtype 的不同組合，D 角蟲發(fā)器被配置為不同類型的寄存器或鎖存器。優(yōu)選地，本技術(shù)方案FPGA邏輯單元中，D觸發(fā)器中，根據(jù)控制位ckpol，D觸發(fā)器被配置為正沿觸發(fā)或負(fù)沿觸發(fā)；和/或根據(jù)控制位srsync，D觸發(fā)器被配置為同步或異步；和 /或根據(jù)控制位srsel，D觸發(fā)器被配置為置位或復(fù)位；和/或根據(jù)控制位qtype，D觸發(fā)器被配置為寄存器或鎖存器。根據(jù)本發(fā)明的另一個(gè)方面，提供了一種FPGA邏輯塊。該邏輯塊包括第一 FPGA邏輯單元，第二 FPGA邏輯單元，局部互連，以及分布式RAM邏輯，其中第一 FPGA邏輯單元和第二 FPGA邏輯單元是上文中的FPGA邏輯單元；該FPGA邏輯塊的端口包括2個(gè)全局輸入端口 -G<1:0>、12個(gè)輸入端口 -Kll:0>、8個(gè)輸出端口 _0<7:0>，專用進(jìn)位鏈輸入端口 -Cl、專用進(jìn)位鏈輸出端口 -CO以及1個(gè)全局置位復(fù)位端口 -SR和1個(gè)全局寫使能端口 -GWE ；局部互連包括邏輯塊全局輸入端口與邏輯單元時(shí)鐘端口和控制輸入端口之間的連接；邏輯塊輸入端口與邏輯單元輸入端口之間的連接；邏輯單元輸出端口與邏輯單元數(shù)據(jù)輸入端口之間的反饋連接；邏輯‘0’和邏輯‘1’和邏輯單元輸入端口之間的連接；邏輯塊輸出端口與邏輯單元輸出端口之間的連接。優(yōu)選地，本技術(shù)方案FPGA邏輯塊中，分布式RAM邏輯包括同步寄存器，寫控制模塊，寫多路復(fù)用器，讀多路復(fù)用器，該分布式MM與FPGA邏輯塊的兩個(gè)邏輯單元共享數(shù)據(jù)輸 AA0[3:0],A1[3:0],B0,B1, SR, CK，共享數(shù)據(jù)輸出XFO和XF1。同步寄存器用來(lái)同步寫入的數(shù)據(jù)，地址和寫控制信號(hào)；寫控制模塊用來(lái)控制寫入數(shù)據(jù)的走向；寫多路復(fù)用器用來(lái)將新的數(shù)據(jù)寫入地址指定的存儲(chǔ)單元的位置；讀多路復(fù)用器為FPGA邏輯塊中邏輯單元的4輸入LUT。根據(jù)控制ramckpol的不同極性，可將分布式RAM配置為時(shí)鐘正沿或負(fù)沿寫入數(shù)據(jù)。 控制位Sl與寫使能信號(hào)WE (SR經(jīng)過寄存后的輸出)分別在寫控制模塊中經(jīng)過與門TONAND0 和TONAND1進(jìn)行與邏輯，與邏輯的輸出均進(jìn)入寫多路復(fù)用器控制數(shù)據(jù)的寫入；控制位S2在寫控制模塊中通過控制傳輸門S2PASS來(lái)控制數(shù)據(jù)的寫入；控制位S3在同步寄存器中控制 S3MUX0和S3MUX1來(lái)控制寫地址的選擇，并且在寫控制模塊中和DinlorA4 (Bi經(jīng)過寄存后的輸出)通過與門A4NAND進(jìn)行與邏輯來(lái)控制Bl為數(shù)據(jù)輸入或者是第5個(gè)地址；控制位D在同步寄存器中控制DMUX來(lái)控制寫地址的選擇，并且在寫控制模塊中控制傳輸門DPASS來(lái)控制數(shù)據(jù)的寫入；控制位ramckpol控制RAMCKP0LMUX ；FPGA邏輯塊根據(jù)控制位(Si，S2，S3， D)極性的不同，具有不同的工作模式。 優(yōu)選地，本技術(shù)方案FPGA邏輯塊中，邏輯塊全局輸入端口與邏輯單元時(shí)鐘端口和控制輸入端口之間的連接包括全局輸入端口 G<1>與兩個(gè)邏輯單元的CK直接相連，全局輸入端口 G<0>由控制位控制可與SR或CE連接。邏輯塊輸入端口與邏輯單元輸入端口之間的連接包括數(shù)據(jù)輸入端口 1<6>，1<0>，1<9>，1<3>分別與第一 FPGA邏輯單元的數(shù)據(jù)輸入端口 AO, Al，A2，A3直接連接，1<8>，1<2>，Kl 1>，1<5>分別與第二 FPGA邏輯單元的AO, Al，A2，A3直接連接，1<7>與第一 FPGA邏輯單元的BO直接連接，1<1>第二 FPGA邏輯單元的Bl直接連接，1<10>與CE直接連接，1<4>與SR直接連接。邏輯單元輸出端口與邏輯單元數(shù)據(jù)輸入端口之間的反饋連接包括第一 FPGA邏輯單元輸出F4與第二 FPGA邏輯單元輸入F5i直接連接，第二 FPGA邏輯單元輸出F4與第一 FPGA邏輯單元輸入F5i直接連接。 邏輯‘0’和邏輯‘1’和邏輯單元輸入端口之間的連接包括邏輯‘0’和邏輯‘1’可與第一 FPGA邏輯單元輸入BO連接，邏輯‘0，和邏輯‘1，可與第二 FPGA邏輯單元輸入Bl連接，邏輯‘0’和邏輯‘1’可與FPGA邏輯塊中兩個(gè)邏輯單元的共同輸入CE，SR，CE連接。邏輯塊輸出端口與邏輯單元輸出端口之間的連接包括輸出端口 0(0)由第一邏輯單元的輸出端口 XQO和ΧΒ0，第二邏輯單元的輸出端口 XFl輸出，輸出端口 0(1)由第一邏輯單元的輸出端口 XF0，第二邏輯單元的輸出端口 XQl和XBl輸出，輸出端口 0 O)由第一邏輯單元的輸出端口 XQ0，第二邏輯單元的輸出端口 XFl輸出，輸出端口 0 (3)由第一邏輯單元的輸出端口 XFO和 ΧΒ0，第二邏輯單元的輸出端口 XQl輸出，輸出端口 0(4)由第一邏輯單元的輸出端口 XQ0，第二邏輯單元的輸出端口 XFl和XBl輸出，輸出端口 0 (5)由第一邏輯單元的輸出端口 XF0，第二邏輯單元的輸出端口 XQl輸出，輸出端口 0 (6)由第一邏輯單元的輸出端口 XQ0，第二邏輯單元的輸出端口 XFl輸出，輸出端口 0(7)由第一邏輯單元的輸出端口 XF0，第二邏輯單元的輸出端口 XQl輸出。優(yōu)選地，本技術(shù)方案FPGA邏輯塊中，Sl =0 ;S2 = 0 ;S3 = 0 ;D = 0時(shí)，邏輯塊的工作模式為L(zhǎng)UT ；或Sl = 1 ；S2 = 0 ;S3 = 0 ;D = 0時(shí)，邏輯塊的工作模式為單端口 16 X IRAM ； 或Sl = 1 ;S2 = 1 ;S3 = 0 ；D = 0時(shí)，邏輯塊的工作模式為單端口(16X1) X2RAM ；或Sl = 1 ;S2 = 0 ;S3 = 1 ;D = 0時(shí)，邏輯塊的工作模式為單端口 32 X IRAM ；或Sl = 1 ；S2 = 0 ；S3 =0 ;D = 1時(shí)，邏輯塊的工作模式為雙端口 16X1RAM。優(yōu)選地，本技術(shù)方案FPGA邏輯塊中，當(dāng)FPGA邏輯塊實(shí)現(xiàn)快速進(jìn)位鏈邏輯時(shí)FPGA 邏輯塊的進(jìn)位輸入端口 CI與第一 FPGA邏輯單元的進(jìn)位輸入端口 CI直接連接，第一 FPGA 邏輯單元的進(jìn)位輸出端口 CO與第二 FPGA邏輯單元的進(jìn)位輸入端口 CI直接連接，第二 FPGA 邏輯單元的進(jìn)位輸出端口 CO通過邏輯塊的進(jìn)位輸出端口 CO輸出。優(yōu)選地，本技術(shù)方案FPGA邏輯塊中，F(xiàn)PGA邏輯塊的CO端口與相鄰FPGA邏輯塊的 CI端口相連；和/或FPGA邏輯塊的CI端口與另一相鄰FPGA邏輯塊的CO端口相連。優(yōu)選地，本技術(shù)方案FPGA邏輯塊中，當(dāng)FPGA邏輯塊實(shí)現(xiàn)移位寄存器鏈邏輯時(shí)，邏輯單元輸入端口 B直接或被寄存后穿過邏輯塊。(三)有益效果1、本發(fā)明的LUT4不僅可以實(shí)現(xiàn)一個(gè)4輸入的任意布爾邏輯，還可以實(shí)現(xiàn)兩個(gè)3輸入的布爾邏輯。該LUT4與現(xiàn)有的LUT4相比，提高了邏輯密度。2、本發(fā)明的FPGA邏輯單元中，根據(jù)控制位的不同，該FPGA邏輯單元可被配置為8 種工作模式，其中最常用的有4種LUT4，進(jìn)位鏈，進(jìn)位鏈頭和乘法器。該FPGA邏輯單元最大的優(yōu)點(diǎn)就是可以提高邏輯密度。3、本發(fā)明的FPGA邏輯塊中將LUT作為分布式RAM使用，對(duì)于存儲(chǔ)資源集中的應(yīng)用可以彌補(bǔ)存儲(chǔ)器模塊資源的不足，而且對(duì)于小容量存儲(chǔ)集中的應(yīng)用可以提高資源利用率。


圖1為本發(fā)明實(shí)施例LUT4的邏輯結(jié)構(gòu)示意圖；圖2為本發(fā)明實(shí)施例FPGA邏輯單元的邏輯結(jié)構(gòu)示意圖；圖3為本發(fā)明實(shí)施例FPGA邏輯單元中用于存儲(chǔ)控制位信息的5管存儲(chǔ)單元的結(jié)構(gòu)示意圖；圖4為本發(fā)明實(shí)施例FPGA邏輯單元中D觸發(fā)器的邏輯結(jié)構(gòu)示意圖；圖5為本發(fā)明實(shí)施例FPGA邏輯塊端口分布和布局示意圖；圖6為本發(fā)明實(shí)施例FPGA邏輯塊局部互連的示意圖；圖7為本發(fā)明實(shí)施例FPGA邏輯塊中分布式RAM的邏輯結(jié)構(gòu)圖；圖8為本發(fā)明實(shí)施例FPGA邏輯塊實(shí)現(xiàn)快速進(jìn)位鏈邏輯的連接示意圖；圖9為本發(fā)明實(shí)施例FPGA邏輯塊實(shí)現(xiàn)寄存器鏈邏輯的連接示意圖；圖10本發(fā)明實(shí)施例FPGA邏輯塊作為單端口 32 X IRAM的邏輯結(jié)構(gòu)示意圖；圖11為本發(fā)明實(shí)施例FPGA邏輯塊作為雙端口 RAM的邏輯結(jié)構(gòu)示意圖。表1為本發(fā)明實(shí)施例FPGA邏輯單元常用的四種工作模式；表2為本發(fā)明實(shí)施例FPGA邏輯單元的信號(hào)流向；表3為本發(fā)明實(shí)施例FPGA邏輯單元中D觸發(fā)器的工作模式；表4為本發(fā)明實(shí)施例FPGA邏輯塊根據(jù)控制位的設(shè)置而實(shí)現(xiàn)的工作模式；表5為FPGA邏輯塊工作于LUT模式和單端口 RAM模式時(shí)的信號(hào)來(lái)源；表6為FPGA邏輯塊工作于LUT模式和雙端口 RAM模式時(shí)的信號(hào)來(lái)源。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說明。一、4 輸入 LUT (LUT4)本實(shí)施例首先公開了一種LUT4，圖1為本發(fā)明實(shí)施例LUT4的邏輯結(jié)構(gòu)示意圖。如圖1所示，該LUT4包括兩個(gè)3輸入查找表LUT3和四個(gè)2選1多路復(fù)用器。該兩個(gè)LUT3為 C-LUT3和S-LUT3，該四個(gè)2選1多路復(fù)用器為FMUX，CMUX, SMUX和F4MUX。數(shù)據(jù)輸入端口 A0，A1，以及A2(0)經(jīng)過CMUX選擇后的輸出分別進(jìn)入C-LUT3的三個(gè)輸入端口 A，B，C。數(shù)據(jù)輸入端口 AO，Al(O)與A3⑴經(jīng)過SMUX選擇后的輸出，以及A2(0)經(jīng)過CMUX選擇后的輸出分別進(jìn)入S-LUT3的三個(gè)輸入端口 A，B, C。數(shù)據(jù)輸入端口 A3(l)與邏輯‘0，(0)經(jīng)過FMUX 選擇后的輸出進(jìn)入F4MUX的控制端口。C-LUT3的輸出C0(1)S_LUT3的輸出(0)經(jīng)過F4MUX 選擇后從該LUT4的輸出端口 F4輸出。該LUT4中，F(xiàn)mux，Smux和Cmux分別為所述FMUX， SMUX和CMUX的控制位。為描述方便，與二選一復(fù)用器MUX的0端口連接簡(jiǎn)寫為0，與1端口連接簡(jiǎn)寫為1。對(duì)于本實(shí)施例的LUT4，可以根據(jù)用戶需要實(shí)現(xiàn)4輸入的邏輯和3輸入的邏輯，具體來(lái)講1)當(dāng)所述Smux = 0，Cmux = 0，F(xiàn)mux = 0時(shí)，其工作模式為實(shí)現(xiàn)兩個(gè)3輸入的邏輯，兩個(gè)3輸入邏輯的輸入均為AQ，Al，A2 ；或當(dāng)所述Smux = 0，Cmux = 0，F(xiàn)mux = 1時(shí)，其工作模式為實(shí)現(xiàn)1個(gè)4輸入邏輯，輸入為A0，Al，A2，A3 ；2)當(dāng)所述Smux = 0,Cmux = l,Fmux = 0時(shí)，其工作模式為實(shí)現(xiàn)兩個(gè)3輸入邏輯，
11兩個(gè)3輸入邏輯的輸入均為A0，Al，CI ；3)當(dāng)所述Smux = 0,Cmux = l,Fmux = 1時(shí)，其工作模式為實(shí)現(xiàn)1個(gè)4輸入邏輯， 輸入為 A0，A1，A2，A3 ；4)當(dāng)所述Smux = 1，Cmux = 0，F(xiàn)mux = 0時(shí)，其工作模式為其工作模式為實(shí)現(xiàn)兩個(gè)3輸入邏輯，第1個(gè)3輸入邏輯輸入為A0，Al，A2 ；第2個(gè)3輸入邏輯輸入為A0，A3，A2 ；5)當(dāng)所述Smux = l,Cmux = 0,Fmux = 1時(shí)，其工作模式為實(shí)現(xiàn)1個(gè)4輸入邏輯， 輸入為 A0，Al，Cl，A3 ；6)當(dāng)所述Smux = 1，Cmux = 1，F(xiàn)mux = 0時(shí)，其工作模式為實(shí)現(xiàn)兩個(gè)3輸入的邏輯，第1個(gè)3輸入邏輯輸入為A0，Al，CI ；第2個(gè)3輸入邏輯輸入為A0，A3，CI ；7)當(dāng)所述Smux = 1，Cmux = 1，F(xiàn)mux = 1時(shí)，其工作模式為其工作模式為實(shí)現(xiàn)1 個(gè)4輸入邏輯，輸入為A0，Al，Cl，A3。進(jìn)一步的，上述實(shí)施例中，所述A2(0)經(jīng)過CMUX選擇后的輸出分別進(jìn)入C-LUT3的三個(gè)輸入端口之一為A2(0)與CI(I)經(jīng)過CMUX選擇后的輸出分別進(jìn)入所述C-LUT3的三個(gè)輸入端口之一；所述A2 (0)經(jīng)過CMUX選擇后的輸出分別進(jìn)入S-LUT3的三個(gè)輸入端口之一為A2(0)與CI(I)經(jīng)過CMUX選擇后的輸出分別進(jìn)入所述S-LUT3的三個(gè)輸入端口之一； 所述S-LUT3的輸出(0)經(jīng)過F4MUX選擇后從該LUT4的輸出端口 F4輸出為C_LUT3的輸出CO (1)和S-LUT3的輸出(0)經(jīng)過F4MUX選擇后從該LUT4的輸出端口 F4輸出。表1本發(fā)明實(shí)施例LUT4常用的四種工作模式
權(quán)利要求
1.一種4輸入查找表LOT4，其特征在于，該LOT4包括兩個(gè)3輸入查找表LUT3和四個(gè)2選1多路復(fù)用器，該兩個(gè)LUT3為C-LUT3和S-LUT3，該四個(gè)2選1多路復(fù)用器為FMUX， CMUX，SMUX 禾口 F4MUX ；數(shù)據(jù)輸入端口 A0，Al，以及A2(0)經(jīng)過CMUX選擇后的輸出分別進(jìn)入C-LUT3的三個(gè)輸入端口 ；數(shù)據(jù)輸入端口 A0，Al (0)與A3⑴經(jīng)過SMUX選擇后的輸出，以及A2 (0)經(jīng)過CMUX選擇后的輸出分別進(jìn)入S-LUT3的三個(gè)輸入端口 ；數(shù)據(jù)輸入端口 A3(l)與邏輯‘0’經(jīng)過FMUX選擇后的輸出進(jìn)入F4MUX的控制端口， S-LUT3的輸出(0)經(jīng)過F4MUX選擇后從該LUT4的輸出端口 F4輸出；所述LUT4中，F(xiàn)mux，Smux和Cmux分別為所述FMUX，SMUX和CMUX的控制位。
2.根據(jù)權(quán)利要求1所述的4輸入查找表，其特征在于，所述A2(0)經(jīng)過CMUX選擇后的輸出分別進(jìn)入C-LUT3的三個(gè)輸入端口之一為A2 (0)與 CI(I)經(jīng)過CMUX選擇后的輸出分別進(jìn)入所述C-LUT3的所述三個(gè)輸入端口之一；所述A2(0)經(jīng)過CMUX選擇后的輸出分別進(jìn)入S-LUT3的三個(gè)輸入端口之一為A2 (0)與 CI(I)經(jīng)過CMUX選擇后的輸出分別進(jìn)入所述S-LUT3的所述三個(gè)輸入端口之一；所述S-LUT3的輸出(0)經(jīng)過F4MUX選擇后從該LUT4的輸出端口 F4輸出為C_LUT3的輸出CO⑴和S-LUT3的輸出(0)經(jīng)過F4MUX選擇后從所述LUT4的輸出端口 F4輸出。
3.根據(jù)權(quán)利要求2所述的LUT4，其特征在于，對(duì)于所述LUT4，根據(jù)控制位Fmux，Smux和 Cmux的不同組合，配置所述LUT4的工作模式當(dāng)所述Smux = 0，Cmux = 0，F(xiàn)mux = 1時(shí)，其工作模式為L(zhǎng)UT4 ；或當(dāng)所述Smux = 0，Cmux = 1，F(xiàn)mux = 0時(shí)，其工作模式為進(jìn)位鏈；或當(dāng)所述Smux = 0，Cmux = 0，F(xiàn)mux = 0時(shí)，其工作模式為進(jìn)位鏈頭；或當(dāng)所述Smux = 1，Cmux = 0，F(xiàn)mux = 0時(shí)，其工作模式為乘法器。
4.一種現(xiàn)場(chǎng)可編程門陣列FPGA邏輯單元，其特征在于，該FPGA邏輯單元包括權(quán)利要求 2所述的LUT4、D型觸發(fā)器和四個(gè)2選1多路復(fù)用器BMUX、F5MUX、DMUXO和DMUXl ；所述D型觸發(fā)器包括數(shù)據(jù)輸入端口 D、數(shù)據(jù)輸出端口 XQ、控制輸入端口 CE和SR、時(shí)鐘輸入端口 CK、全局置位復(fù)位端口 GSR ；所述FPGA邏輯單元的輸入端口包括所述4輸入LUT的數(shù)據(jù)輸入端口 A0，Al，A2，A3 和數(shù)據(jù)輸入端口 B，F(xiàn)5I ；所述FPGA邏輯單元的輸出端口包括所述4輸入LUT的數(shù)據(jù)輸出端口 F4和數(shù)據(jù)輸出端口 XB、XF、XQ ；其中，數(shù)據(jù)輸入端口 B(I)和C-LUT3的輸出端口 CO(O)經(jīng)過BMUX后輸出XB ；數(shù)據(jù)輸入端口 F5I (1)和LUT4的輸出端口 F4 (0)經(jīng)過F5MUX后的輸出進(jìn)入DMUXl的1輸入端口，F(xiàn)4 進(jìn)入DMUXl的0輸入端口，DMUXl的輸出為XF ；XF(I)和B(O)經(jīng)過DMUXO選擇后輸出進(jìn)入 D型觸發(fā)器的數(shù)據(jù)輸入端口 D，所述D型觸發(fā)器的輸出端口作為所述FPGA邏輯單元的數(shù)據(jù)輸出端口 XQ ；Bmux, Dmuxl 和 DmuxO 分別為 B5MUX，DMUXl 和 DMUXO 的控制位。
5.根據(jù)權(quán)利要求4所述的FPGA邏輯單元，其特征在于，所述CI作為所述FPGA邏輯單元的專用進(jìn)位鏈輸入端口 ；所述CO作為所述FPGA邏輯單元的專用進(jìn)位鏈輸出端口。
6.根據(jù)權(quán)利要求4所述的FPGA邏輯單元，其特征在于，所述Fmux，Smux,Cmux, Bmux, Dmuxl和DmuxO均為5管存儲(chǔ)單元。
7.根據(jù)權(quán)利要求4或5所述的FPGA邏輯單元，其特征在于，所述FPGA邏輯單元中，根據(jù)控制位Bmux，Dmuxl和DmuxO的不同組合，配置所述FPGA邏輯單元的信號(hào)流向當(dāng) Bmux = 0，F(xiàn)5mux = 0，DmuxO = 0，Dmuxl = 0/1 時(shí)，所述信號(hào)流向?yàn)?CO 驅(qū)動(dòng) XB，B 驅(qū)動(dòng)D ；或當(dāng) Bmux = 0，F(xiàn)5mux = 0，DmuxO = 1，Dmuxl = 0/1 時(shí)，所述信號(hào)流向?yàn)?CO 驅(qū)動(dòng) XB，LUT4 驅(qū)動(dòng)D ；或當(dāng) Bmux = 0，F(xiàn)5mux = 1，DmuxO = 0，Dmuxl = 0/1 時(shí)，所述信號(hào)流向?yàn)?CO 驅(qū)動(dòng) XB，B 驅(qū)動(dòng)D ；或當(dāng) Bmux = 0，F(xiàn)5mux = 1，DmuxO = 1，Dmuxl = 0/1 時(shí)，所述信號(hào)流向?yàn)?CO 驅(qū)動(dòng) XB，LUT4 驅(qū)動(dòng)D ；或當(dāng) Bmux = 1，F(xiàn)5mux = 0，DmuxO = 0，Dmuxl = 0/1 時(shí)，所述信號(hào)流向?yàn)?B 驅(qū)動(dòng) XB，B 驅(qū)動(dòng)D ；或當(dāng) Bmux = l，F(xiàn)5mux = 0，DmuxO = 1，Dmuxl = 0/1 時(shí)，所述信號(hào)流向?yàn)?B 驅(qū)動(dòng) XB，LUT4 驅(qū)動(dòng)D ；或當(dāng) Bmux = 1，F(xiàn)5mux = 1，DmuxO = 0，Dmuxl = 0/1 時(shí)，所述信號(hào)流向?yàn)?B 驅(qū)動(dòng) XB，B 驅(qū)動(dòng)D ；或當(dāng) Bmux = l，F(xiàn)5mux = 1，DmuxO = 1，Dmuxl = 0/1 時(shí)，所述信號(hào)流向?yàn)?B 驅(qū)動(dòng) XB，LUT4 驅(qū)動(dòng)D。
8.根據(jù)權(quán)利要求4或5所述的FPGA邏輯單元，其特征在于，所述D觸發(fā)器包括核心寄存器和 4 個(gè) 2 選 1 多路復(fù)用器 CKPOLMUX, SRSYNCMUX, SRSELMUX, QTYPEMUX ；該D觸發(fā)器輸入包括數(shù)據(jù)輸入D，時(shí)鐘CK，時(shí)鐘使能CE，置位/復(fù)位SR和全局置位/復(fù)位GSR，輸出為數(shù)據(jù)輸出Q;SR(O)和邏輯‘0’ (1)經(jīng)過SRSYNCMUX選擇后輸出，該輸出與GSR進(jìn)行或邏輯，所述或邏輯的輸出經(jīng)過SRSELMUX輸出產(chǎn)生S(O)和R(I)，分別為核心寄存器的置位/復(fù)位端；CK⑴和 CK(O)經(jīng)過CKPOLMUX選擇進(jìn)入核心寄存器的CK端，核心寄存器的輸入 QL(O)和QF(I)經(jīng)過QTYPEMUX選擇輸入Q ；所述2選1多路復(fù)用器CKPOLMUX, SRSYNCMUX, SRSELMUX, QTYPEMUX的控制位分別為 ckpol, srsync, srsel, qtype,根據(jù)控制位 ckpol, srsync, srsel, qtype 的不同組合，D 角蟲發(fā)器被配置為不同類型的寄存器或鎖存器。
9.根據(jù)權(quán)利要求8所述的FPGA邏輯單元，其特征在于，所述D觸發(fā)器中，根據(jù)控制位ckpol，D觸發(fā)器被配置為正沿觸發(fā)或負(fù)沿觸發(fā)；和/或根據(jù)控制位srsync，D觸發(fā)器被配置為同步或異步；和/或根據(jù)控制位srsel，D觸發(fā)器被配置為置位或復(fù)位；和/或根據(jù)控制位qtype，D觸發(fā)器被配置為寄存器或鎖存器。
10.一種FPGA邏輯塊，其特征在于，該邏輯塊包括第一 FPGA邏輯單元，第二 FPGA邏輯單元，局部互連，以及分布式RAM邏輯，其中第一 FPGA邏輯單元和第二 FPGA邏輯單元為如權(quán)利要求4或5所述的FPGA邏輯單元；該FPGA邏輯塊的端口包括2個(gè)全局輸入端口 _G<1 0>、12個(gè)輸入端口 -Kll 0>、8個(gè)輸出端口 _0<7:0>，專用進(jìn)位鏈輸入端口 -Cl、專用進(jìn)位鏈輸出端口 -CO以及1個(gè)全局置位復(fù)位端口 -SR和1個(gè)全局寫使能端口 -GWE ；所述局部互連包括邏輯塊全局輸入端口與邏輯單元時(shí)鐘端口和控制輸入端口之間的連接；邏輯塊輸入端口與邏輯單元輸入端口之間的連接；邏輯單元輸出端口與邏輯單元數(shù)據(jù)輸入端口之間的反饋連接；邏輯‘0’和邏輯‘1’和邏輯單元輸入端口之間的連接；邏輯塊輸出端口與邏輯單元輸出端口之間的連接。
11.根據(jù)權(quán)利要求10所述的FPGA邏輯塊，其特征在于所述分布式RAM邏輯包括同步寄存器，寫控制模塊，寫多路復(fù)用器，讀多路復(fù)用器，該分布式RAM與FPGA邏輯塊的兩個(gè)邏輯單元共享數(shù)據(jù)輸入AO [3:0]，Al [3:0]，B0，Bi，SR, CK，共享數(shù)據(jù)輸出XFO和XFl ；所述同步寄存器用來(lái)同步寫入的數(shù)據(jù)，地址和寫控制信號(hào)；所述寫控制模塊用來(lái)控制寫入數(shù)據(jù)的走向；所述寫多路復(fù)用器用來(lái)將新的數(shù)據(jù)寫入地址指定的存儲(chǔ)單元的位置；所述讀多路復(fù)用器為FPGA邏輯塊中邏輯單元的4輸入LUT ；根據(jù)控制ramckpol的不同極性，可將分布式RAM配置為時(shí)鐘正沿或負(fù)沿寫入數(shù)據(jù)，控制位Sl與寫使能信號(hào)TO(SR經(jīng)過寄存后的輸出)分別在寫控制模塊中經(jīng)過與門TONAND0 和TONAND1進(jìn)行與邏輯，與邏輯的輸出均進(jìn)入寫多路復(fù)用器控制數(shù)據(jù)的寫入；控制位S2在寫控制模塊中通過控制傳輸門S2PASS來(lái)控制數(shù)據(jù)的寫入；控制位S3在同步寄存器中控制 S3MUX0和S3MUX1來(lái)控制寫地址的選擇，并且在寫控制模塊中和DinlorA4 (Bi經(jīng)過寄存后的輸出)通過與門A4NAND進(jìn)行與邏輯來(lái)控制Bl為數(shù)據(jù)輸入或者是第5個(gè)地址；控制位D在同步寄存器中控制DMUX來(lái)控制寫地址的選擇，并且在寫控制模塊中控制傳輸門DPASS來(lái)控制數(shù)據(jù)的寫入；控制位ramckpol控制RAMCKP0LMUX ；所述FPGA邏輯塊根據(jù)控制位(Si，S2， S3，D)極性的不同，具有不同的工作模式。
12.根據(jù)權(quán)利要求10所述的FPGA邏輯塊，其特征在于所述邏輯塊全局輸入端口與邏輯單元時(shí)鐘端口和控制輸入端口之間的連接包括全局輸入端口 G<1>與兩個(gè)邏輯單元的CK直接相連，全局輸入端口 G<0>由控制位控制可與SR 或CE連接；邏輯塊輸入端口與邏輯單元輸入端口之間的連接包括數(shù)據(jù)輸入端口 1<6>，1<0>， 1<9>，1<3>分別與第一 FPGA邏輯單元的數(shù)據(jù)輸入端口 A0，A1，A2，A3直接連接，1<8>，1<2>， Kl 1>，1<5>分別與第二 FPGA邏輯單元的A0，Al，A2，A3直接連接，1<7>與第一 FPGA邏輯單元的BO直接連接，1<1>第二 FPGA邏輯單元的Bl直接連接，1<10>與CE直接連接，1<4> 與SR直接連接；邏輯單元輸出端口與邏輯單元數(shù)據(jù)輸入端口之間的反饋連接包括第一 FPGA邏輯單元輸出F4與第二 FPGA邏輯單元輸入F5i直接連接，第二 FPGA邏輯單元輸出F4與第一 FPGA 邏輯單元輸入F5i直接連接；邏輯‘0’和邏輯‘1’和邏輯單元輸入端口之間的連接包括邏輯‘0’和邏輯‘1’可與第一 FPGA邏輯單元輸入BO連接，邏輯‘0，和邏輯‘1，可與第二 FPGA邏輯單元輸入Bl連接，邏輯‘0，和邏輯‘1，可與FPGA邏輯塊中兩個(gè)邏輯單元的共同輸入CE，SR, CE連接；邏輯塊輸出端口與邏輯單元輸出端口之間的連接包括輸出端口 0(0)由第一邏輯單元的輸出端口 XQO和ΧΒ0，第二邏輯單元的輸出端口 XFl輸出，輸出端口 0(1)由第一邏輯單元的輸出端口 XF0，第二邏輯單元的輸出端口 XQl和XBl輸出，輸出端口 0 O)由第一邏輯單元的輸出端口 XQ0，第二邏輯單元的輸出端口 XFl輸出，輸出端口 0 (3)由第一邏輯單元的輸出端口 XFO和ΧΒ0，第二邏輯單元的輸出端口 XQl輸出，輸出端口 0 (4)由第一邏輯單元的輸出端口 XQ0，第二邏輯單元的輸出端口 XFl和XBl輸出，輸出端口 0 (5)由第一邏輯單元的輸出端口 XF0，第二邏輯單元的輸出端口 XQl輸出，輸出端口 0(6)由第一邏輯單元的輸出端口 XQ0，第二邏輯單元的輸出端口 XFl輸出，輸出端口 0(7)由第一邏輯單元的輸出端口 XF0，第二邏輯單元的輸出端口 XQl輸出。
13.根據(jù)權(quán)利要求11所述的FPGA邏輯塊，其特征在于該FPGA邏輯塊中， Sl = 0 ;S2 = 0 ;S3 = 0 ;D = 0時(shí)，所述邏輯塊的工作模式為L(zhǎng)UT ；或Sl = 1 ;S2 = 0 ;S3 = 0 ;D = 0時(shí)，所述邏輯塊的工作模式為單端口 16 X IRAM ；或 Sl = 1 ;S2 = 1 ;S3 = 0 ;D = 0時(shí)，所述邏輯塊的工作模式為單端口(16X1) X2RAM；或Sl = 1 ;S2 = 0 ;S3 = 1 ;D = 0時(shí)，所述邏輯塊的工作模式為單端口 32 X IRAM ；或 Sl = 1 ;S2 = 0 ;S3 = 0 ;D = 1時(shí)，所述邏輯塊的工作模式為雙端口 16X1RAM。
14.根據(jù)權(quán)利要求13所述的FPGA邏輯塊，其特征在于當(dāng)所述邏輯塊的工作模式為單端口 16 X 1RAM,單端口(16 X 1) X 2RAM,單端口 32 X IRAM 或雙端口 16 X IRAM 時(shí)ramckpol = ‘0，時(shí)，RAM在時(shí)鐘正沿寫入新的數(shù)據(jù)，ramckpol = ‘1，時(shí)，RAM在時(shí)鐘負(fù)沿寫入新的數(shù)據(jù)。
15.根據(jù)權(quán)利要求14所述的FPGA邏輯塊，其特征在于當(dāng)所述FPGA邏輯塊的工作模式為所述單端口 16X1RAM、單端口(16X1) X2RAM、單端口 32 X IRAM時(shí)，GWE為分布式RAM 的全局寫使能信號(hào)，RAM信號(hào)為DINO和Dim ；功能為數(shù)據(jù)輸入；邏輯塊信號(hào)為BO和Bl ；RAM信號(hào)為A[3:0]；功能為地址；邏輯塊信號(hào)為AO [3:0]或Al[3:0]；RAM信號(hào)為供32 X 1使用的A4 ；功能為地址；邏輯塊信號(hào)為Bl ；RAM信號(hào)為TO ；功能為寫使能；邏輯塊信號(hào)為SR ；RAM信號(hào)為WCLK ；功能為時(shí)鐘；邏輯塊信號(hào)為CK ；RAM信號(hào)為SPO ；功能為單端口輸出；邏輯塊信號(hào)為XFO或XF1。
16.根據(jù)權(quán)利要求13所述的FPGA邏輯塊，其特征在于當(dāng)所述FPGA邏輯塊的工作模式為所述雙端口 16 X IRAM時(shí)RAM信號(hào)為DIN ；功能為數(shù)據(jù)輸入；邏輯塊信號(hào)為BO ；RAM信號(hào)為A[3:0]；功能為單端口 RAM讀地址或單雙端口 RAM寫地址；邏輯塊信號(hào)為 AO [3:0]；RAM信號(hào)為DPRA [3:0]；功能為雙端口 RAM寫地址；邏輯塊信號(hào)為Al [3:0]；RAM信號(hào)為TO ；功能為寫使能；邏輯塊信號(hào)為SR ；RAM信號(hào)為WCLK ；功能為時(shí)鐘；邏輯塊信號(hào)為CK ；RAM信號(hào)為SPO ；功能為單端口 RAM輸出；邏輯塊信號(hào)為XFO ；RAM信號(hào)為DPO ；功能為雙端口 RAM輸出；邏輯塊信號(hào)為XFl。
17.根據(jù)權(quán)利要求13所述的FPGA邏輯塊，其特征在于，當(dāng)所述FPGA邏輯塊的工作模式為L(zhǎng)UT4時(shí)第一 FPGA邏輯單元的輸出端口 F4與第二 FPGA邏輯單元輸入端口 F5I直接連接，第二 FPGA邏輯單元的輸出端口 F4與第一 FPGA邏輯單元的輸入端口 F5I直接連接。
18.根據(jù)權(quán)利要求10-17中任一項(xiàng)所述的FPGA邏輯塊，其特征在于FPGA邏輯塊內(nèi)部的局部互連均采用部分互連模式且是均勻分布的，F(xiàn)PGA邏輯塊輸入輸出端口均勻分布在邏輯塊四周，F(xiàn)PGA邏輯單元的輸入輸出端口均勻地連接到FPGA邏輯塊四周同類型的輸入輸出端口。
19.根據(jù)權(quán)利要求10-17中任一項(xiàng)所述的FPGA邏輯塊，其特征在于所述第一FPGA邏輯單元和第二 FPGA邏輯單元共享CK、CE和SR端口。
20.根據(jù)權(quán)利要求10所述的FPGA邏輯塊，其特征在于當(dāng)所述FPGA邏輯塊實(shí)現(xiàn)快速進(jìn)位鏈邏輯時(shí)所述FPGA邏輯塊的進(jìn)位輸入端口 CI與第一 FPGA邏輯單元的進(jìn)位輸入端口 CI直接連接，第一 FPGA邏輯單元的進(jìn)位輸出端口 CO與第二 FPGA邏輯單元的進(jìn)位輸入端口 CI直接連接，第二 FPGA邏輯單元的進(jìn)位輸出端口 CO通過邏輯塊的進(jìn)位輸出端口 CO輸出。
21.根據(jù)權(quán)利要求20所述的FPGA邏輯塊，其特征在于所述FPGA邏輯塊的CO端口與相鄰FPGA邏輯塊的CI端口相連；和/或所述FPGA邏輯塊的CI端口與另一相鄰FPGA邏輯塊的CO端口相連。
22.根據(jù)權(quán)利要求10所述的FPGA邏輯塊，其特征在于當(dāng)所述FPGA邏輯塊實(shí)現(xiàn)移位寄存器鏈邏輯時(shí)，邏輯單元輸入端口 B直接或被寄存后穿過邏輯塊。
全文摘要
本發(fā)明公開了一種LUT4、FPGA邏輯單元和FPGA邏輯塊。該4輸入查找表LUT4包括兩個(gè)3輸入查找表LUT3和四個(gè)2選1多路復(fù)用器，該兩個(gè)LUT3為C-LUT3和S-LUT3，該四個(gè)2選1多路復(fù)用器為FMUX，CMUX，SMUX和F4MUX；數(shù)據(jù)輸入端口A0，A1，以及A2(0)經(jīng)過CMUX選擇后的輸出分別進(jìn)入C-LUT3的三個(gè)輸入端口；數(shù)據(jù)輸入端口A0，A1(0)與A3(1)經(jīng)過SMUX選擇后的輸出，以及A2(0)經(jīng)過CMUX選擇后的輸出分別進(jìn)入S-LUT3的三個(gè)輸入端口；數(shù)據(jù)輸入端口A3(1)與邏輯‘0’經(jīng)過FMUX選擇后的輸出進(jìn)入F4MUX的控制端口，S-LUT3的輸出(0)經(jīng)過F4MUX選擇后從該LUT4的輸出端口F4輸出；FPGA邏輯單元中，F(xiàn)mux，Smux和Cmux分別為FMUX，SMUX和CMUX的控制位。本發(fā)明的LUT4、FPGA邏輯單元和FPGA邏輯塊能夠提高邏輯密度。
文檔編號(hào)H03K19/177GK102176673SQ20111004677
公開日2011年9月7日 申請(qǐng)日期2011年2月25日 優(yōu)先權(quán)日2011年2月25日
發(fā)明者陳陵都, 韓小煒 申請(qǐng)人:中國(guó)科學(xué)院半導(dǎo)體研究所