專利名稱：內(nèi)存控制器以及內(nèi)存系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種內(nèi)存控制器，特別是有關(guān)于一種低功率雙倍數(shù)據(jù)速率(doubledata rate, DDR)內(nèi)存控制器。
背景技術(shù)：
一般而言，在雙倍數(shù)據(jù)速率(double data rate, DDR)內(nèi)存系統(tǒng)中，例如DDR動態(tài)隨機存取內(nèi)存(dynamic random access memory, DRAM)系統(tǒng)中，包括內(nèi)存控制器之主晶粒以及包括DRAM裝置之內(nèi)存裝置的每一者，各具有一組串聯(lián)于各自操作電壓與接地電壓之間的雙終端電阻器，用于雙向傳輸之一輸入/輸出接腳，而兩個終端電阻之間的連接點則耦接此輸入/輸出接腳。對于主晶粒以及內(nèi)存裝置中每一者而言，各自的晶粒上終端電壓(on-die terminal voltage)等于各自操作電壓的一半。在此結(jié)構(gòu)下,發(fā)生了靜態(tài)功率消耗。舉例來說，在DDR3 1.5V/240 Ω系列之DRAM系統(tǒng)中，對于讀取與寫入路徑之每一者而言，每一位具有6.25mA之靜態(tài)電流。在DDR31.8V/30Q系列之DRAM系統(tǒng)中，對于讀取與寫入路徑之每一者而言，每一位具有6mA之靜態(tài)電流。近年來,低功率成為DRAM的需求。因此，在DRAM系統(tǒng)中引起的靜態(tài)電流應減少，以實現(xiàn)低功率需求。因此，期望提供一種具有低靜態(tài)電流之低功率內(nèi)存控制器。

發(fā)明內(nèi)容
有鑒于此，有必要提供一種內(nèi)存控制器及內(nèi)存系統(tǒng)。本發(fā)明一實施例提供一種內(nèi)存控制器包括第一電壓節(jié)點、第二電壓節(jié)點、輸入/輸出接腳、驅(qū)動器電路、終端電阻器、以及輸入緩沖器。第一電壓節(jié)點耦接于一第一電壓。第二電壓節(jié)點耦接于一第二電壓。該驅(qū)動器電路耦接輸入/輸出接腳，用以提供寫入信號至輸入/輸出接腳。終端電阻器耦接于輸入/輸出接腳與第一電壓節(jié)點之間。輸入緩沖器耦接輸入/輸出接腳，用以讀取來自輸入/輸出接腳之讀取信號。沒有終端電阻耦接于輸入/輸出接腳與第二電壓節(jié)點之間。本發(fā)明另一實施例提供一種內(nèi)存系統(tǒng)，此內(nèi)存系統(tǒng)包括內(nèi)存控制器以及內(nèi)存裝置。內(nèi)存控制器封裝在第一晶粒中。該內(nèi)存控制器包括一第一電壓節(jié)點，耦接于一第一電壓；一第二電壓節(jié)點，稱接于一第二電壓；一第一輸入/輸出接腳；一第一驅(qū)動器電路，I禹接該第一輸入/輸出接腳，用以提供一寫入信號至該第一輸入/輸出接腳；一第一終端電阻器，I禹接于該第一輸入/輸出接腳與該第一電壓節(jié)點之間；以及一第一輸入緩沖器，I禹接該第一輸入/輸出接腳，用以讀取來自該第一輸入/輸出接腳之一讀取信號。其中，沒有終端電阻耦接于該第一輸入/輸出接腳與該第二電壓節(jié)點之間。該內(nèi)存裝置封裝在第二晶粒中，且包括第二輸入/輸出接腳、內(nèi)存數(shù)組、控制電路、第二驅(qū)動器電路、以及第二輸入緩沖器。第二輸入/輸出接腳耦接第一輸入/輸出接腳。內(nèi)存數(shù)組用以儲存數(shù)據(jù)?？刂齐娐酚靡源嫒?nèi)存數(shù)組。第二驅(qū)動器電路耦接第二輸入/輸出接腳?？刂齐娐纷栽搩?nèi)存數(shù)組讀取數(shù)據(jù)以產(chǎn)生讀取信號，以及根據(jù)來自該內(nèi)存控制器之寫入信號將數(shù)據(jù)寫入至該內(nèi)存數(shù)組。第二驅(qū)動器電路驅(qū)動讀取信號并將驅(qū)動后之讀取信號通過該第二輸入/輸出接腳提供至該第一輸入/輸出接腳。第二輸入緩沖器耦接第二輸入/輸出接腳，用以讀取來自第二輸入/輸出接腳之寫入信號，且將寫入信號緩沖輸出至控制電路。本發(fā)明的內(nèi)存系統(tǒng)中，輸入緩沖器僅通過在本身晶粒上的終端電阻器來耦接接地電壓(操作電壓)，而輸入緩沖器沒有通過在本身晶粒上的電阻來耦接操作電壓(接地電壓)，使得在讀取/寫入路徑中所引起的靜態(tài)電流因此而減少。


圖1表示根據(jù)本發(fā)明一實施例之內(nèi)存系統(tǒng)；以及圖2表示根據(jù)本發(fā)明另一實施例之內(nèi)存系統(tǒng)。
具體實施例方式為使本發(fā)明之上述目的、特征和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合所附圖式，作詳細說明如下。在本說明書以及權(quán)利要求書當中使用了某些詞匯來指代特定的組件。本領(lǐng)域的技術(shù)人員應可理解，硬件制造商可能會用不同的名詞來稱呼同樣的組件。本說明書及權(quán)利要求并不以名稱的差異作為區(qū)分組件的方式，而是以組件在功能上的差異作為區(qū)分的準則。在通篇說明書及權(quán)利要求當中所提及的“包含”是一個開放式的用語，因此應解釋成“包含但不限定于”。另外，“耦接”一詞在此包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置耦接第二裝置，則代表第一裝置可以直接電氣連接于第二裝置，或通過其它裝置或連接手段間接地電氣連接至第二裝置。圖1表示根據(jù)本發(fā)明實施例之內(nèi)存系統(tǒng)I。參閱圖1，內(nèi)存系統(tǒng)I包括內(nèi)存控制器10以及內(nèi)存裝置11。在此實施例中，內(nèi)存系統(tǒng)I為雙倍數(shù)據(jù)速率動態(tài)隨機存取內(nèi)存(doubledata rate dynamic random access memory, DRAM DDR)系統(tǒng)。內(nèi)存控制器 10 (例如 SR 控制器)。舉例來說，內(nèi)存控制器10封裝在作為主晶粒之一晶粒中，且內(nèi)存裝置11封裝在作為內(nèi)存晶粒之另一晶粒中。內(nèi)存控制器10由兩電源104與105來供電。電源104與105中的每一個包含電壓節(jié)點(圖未不)，以輸出對應的供電電壓。本實施例中，電源104包括一第一電壓節(jié)點，電源105包括一第二電壓節(jié)點。本實施例中，其中電源104通過第一電壓節(jié)點提供內(nèi)存控制器10之操作電壓VDD 10，而另一電源105通過第二電壓節(jié)點提供內(nèi)存控制器10之接地電壓GND 10。內(nèi)存控制器10之輸入/輸出接腳PlO通過傳送導線12耦接內(nèi)存裝置11之輸入/輸出接腳PlI。內(nèi)存控制器10包括前端電路100、驅(qū)動器電路101、輸入緩沖器102、電壓源103、以及終端電阻R10。驅(qū)動器電路101耦接前端電路100，且其輸出端耦接輸入/輸出接腳P10。輸入緩沖器102之正輸入端耦接輸入/輸出接腳P10。電壓源103耦接于輸入緩沖器102之負輸入端與電壓源105 (即接地電壓GND 10)之間。終端電阻器10耦接于電壓源104 (即操作電壓VDD 10)與輸入/輸出接腳P 10之間。輸入緩沖器102之輸出端耦接前端電路100。根據(jù)內(nèi)存控制器10之結(jié)構(gòu)，輸入緩沖器102僅通過在本身晶粒上的終端電阻RlO來耦接電源104，而在輸入/輸出接腳PlO與電源105之間沒有耦接任何電阻器。換句話說，輸入緩沖器102僅通過在本身晶粒上的終端電阻RlO來耦接操作電壓VDD 10，而輸入緩沖器102沒有通過在本身晶粒上的電阻來耦接接地電壓GNDIOo內(nèi)存裝置11包括控制電路110、驅(qū)動器電路111、輸入緩沖器112、電壓源113、內(nèi)存數(shù)組114、以及終端電阻器R 11與R12。驅(qū)動器電路111之輸入端耦接控制電路110，且其輸出端耦接輸入/輸出接腳P U。輸入緩沖器112之正輸入端耦接輸入/輸出接腳P
11。電壓源113耦接輸入緩沖器112之負輸入端與內(nèi)存裝置11之接地電壓GND 11之間。終端電阻器Rll耦接于內(nèi)存裝置11之操作電壓VDD 11與輸入/輸出接腳P 11之間。終端電阻器R 12耦接于輸入/輸出接腳P 11與接地電壓GND 11之間。輸入緩沖器112之輸出端耦接控制電路110。根據(jù)內(nèi)存裝置11之結(jié)構(gòu)，輸入緩沖器112不僅通過終端電阻器Rll耦接于操作電壓VDD 11，也通過終端電阻器R 12耦接接地電壓GND 11。電壓源113提供電壓VR 11 (也稱為晶粒上終端電壓(on-die terminal voltage)),其等于操作電壓VDD11之一半。在此實施例中，內(nèi)存控制器10之操作電壓VDD 10等于內(nèi)存裝置11之操作電壓VDD 11，且記憶控制器10之接地電壓GND 10等于內(nèi)存裝置11之接地電壓GND 11。在此實施例中，終端電壓R 11與R12之每一者為內(nèi)存裝置11之偽開漏極終端器(pseudo opendrain terminator)0參閱圖1，當內(nèi)存系統(tǒng)I執(zhí)行寫入操作時，內(nèi)存控制器10的前端電路100產(chǎn)生寫入信號SW至驅(qū)動器電路101。驅(qū)動器電路101驅(qū)動寫入信號SW，且通過輸入/輸出接腳P 10將驅(qū)動后之寫入信號SW提供至傳輸導線12。內(nèi)存裝置11之輸入緩沖器112通過輸入/輸出接腳P 11接收寫入信號SW。輸入緩沖器112將寫入信號SW緩沖輸出至控制電路110。控制電路Iio根據(jù)寫入信號SW來執(zhí)行存取操作，以將數(shù)據(jù)寫入至內(nèi)存數(shù)組114。如此一來，內(nèi)存控制器10之驅(qū)動器電路101、傳輸導線12、以及內(nèi)存裝置11之輸入緩沖器112形成一寫入路徑。當內(nèi)存系統(tǒng)I執(zhí)行讀取操作時，控制電路110執(zhí)行存取操作，以自內(nèi)存數(shù)組114讀取數(shù)據(jù)?？刂齐娐稩io產(chǎn)生讀取信號SR。驅(qū)動電路111驅(qū)動讀取信號SR，且通過輸入/輸出接腳P 11將驅(qū)動后讀取信號SR提供至傳輸導線12。內(nèi)存控制器10之輸入緩沖器102通過輸入/輸出接腳P 10接收讀取信號SR。輸入緩沖器102將讀取信號SR緩沖輸出至前端電路100。如此一來，內(nèi)存裝置11之驅(qū)動器電路111、傳輸導線12、以及內(nèi)存控制器10之輸入緩沖器102形成一讀取路徑。在此實施例中，終端電阻器RlO為內(nèi)存控制器10之偽開漏極終端器。根據(jù)圖1之結(jié)構(gòu)，在內(nèi)存控制器10中，由電壓源103所提供之電壓源VRlO (也稱為晶粒上終端電壓)根據(jù)終端電阻器R 10之電阻值所決定。電壓VRlO大于操作電壓VDD 10的一半(VR10> (1/2) *VDD 10)。在一較佳實施例中，電壓VR 10等于操作電壓VDD 10的0.7倍(VR10=0.7*VDD 10)。參閱圖1，僅具有一終端電阻器R 10耦接于輸入/輸出接腳P 10以及輸入緩沖器102之正輸入端之間，即，輸入緩沖器102僅通過終端電阻器R 10耦接電源104(即操作電壓VDD 10)。因此，在讀取路徑中所引起的靜態(tài)電流減少。尤其是，當終端電阻器R 10的電阻值等于60Ω時，在讀取路徑中不具有靜態(tài)電流。在一些實施例中，內(nèi)存控制器10之終端電阻器f禹接于輸入/輸出接腳P 10與電源105之間。如圖2所示，終端電阻器R 10’耦接于輸入/輸出接腳P 10與電源105中間(即接地電壓GND 10)。在圖2之結(jié)構(gòu)中，電壓源103所提供之電壓VR 10小于操作電壓VDD10的一半VR10〈(1/2)*VDD 10)。在一較佳實施例中，電壓VR 10等于操作電壓VDD 10的0.3倍(VR 10=0.3*VDD 10)。參閱圖2，輸入緩沖器102僅通過終端電阻器R 10’來耦接電源105，而在輸入/輸出接腳P 10與電源104之間沒有耦接任何電阻器。換句話說，輸入緩沖器102僅通過在本身晶粒上的終端電阻器R10’來耦接接地電壓GND 10，而輸入緩沖器102沒有通過在本身晶粒上的電阻來耦接操作電壓VDD 10。在讀取路徑中所引起的靜態(tài)電流因此而減少。尤其是，當終端電阻器R 10’之電阻值等于60Ω時，在讀取路徑中不具有靜態(tài)電流。
權(quán)利要求
1.一種內(nèi)存控制器，包括: 一第一電壓節(jié)點，稱接于一第一電壓； 一第二電壓節(jié)點，耦接于一第二電壓； 一輸入/輸出接腳； 一驅(qū)動器電路，耦接該輸入/輸出接腳，用以提供一寫入信號至該輸入/輸出接腳； 一終端電阻器，耦接于該輸入/輸出接腳與該第一電壓節(jié)點之間；以及 一輸入緩沖器，耦接該輸入/輸出接腳，用以讀取來自該輸入/輸出接腳之一讀取信號; 其中，沒有終端電阻耦接于該輸入/輸出接腳與該第二電壓節(jié)點之間。
2.按權(quán)利要求1所述之內(nèi)存控制器，更包括一電壓源； 其中，該輸入緩沖器具有耦接該輸入/輸出接腳之一正輸入端以及耦接該電壓源之一負輸入端。
3.按權(quán)利要求2所述之內(nèi)存控制器，其中，該第一電壓為該內(nèi)存控制器之一操作電壓，且該電壓源提供之一電壓大于該內(nèi)存控制器之該操作電壓的一半。
4.按權(quán)利要求3所述之內(nèi)存控制器，其中，該第二電壓為該內(nèi)存控制器之一接地電壓，且該電壓源耦接于該輸入緩沖器之該負輸入端與該第二電壓節(jié)點之間。
5.按權(quán)利要求2所述之內(nèi)存控制器，其中，該第一電壓為該內(nèi)存控制器之一接地電壓，且該電壓源提供之一電壓小 于該內(nèi)存控制器之一操作電壓的一半。
6.按權(quán)利要求5所述之內(nèi)存控制器，其中，該第二電壓為該內(nèi)存控制器之一操作電壓，且該電壓源耦接于該輸入緩沖器之該負輸入端與該第二電壓節(jié)點之間。
7.按權(quán)利要求1所述之內(nèi)存控制器，其中，該終端電阻器為一偽開漏極終端器(pseudoopen drain terminator)0
8.按權(quán)利要求1所述之內(nèi)存控制器，其中，該終端電阻器之電阻值等于60Ω。
9.一種內(nèi)存系統(tǒng),包括: 一內(nèi)存控制器，封裝在一第一晶粒中，該內(nèi)存控制器包括: 一第一電壓節(jié)點，稱接于一第一電壓； 一第二電壓節(jié)點，耦接于一第二電壓； 一第一輸入/輸出接腳； 一第一驅(qū)動器電路，I禹接該第一輸入/輸出接腳，用以提供一寫入信號至該第一輸入/輸出接腳； 一第一終端電阻器,I禹接于該第一輸入/輸出接腳與該第一電壓節(jié)點之間；以及一第一輸入緩沖器，I禹接該第一輸入/輸出接腳，用以讀取來自該第一輸入/輸出接腳之一讀取信號； 其中，沒有終端電阻耦接于該第一輸入/輸出接腳與該第二電壓節(jié)點之間；以及 一內(nèi)存裝置，封裝在一第二晶粒中，包括: 一第二輸入/輸出接腳，I禹接該第一輸入/輸出接腳； 一內(nèi)存數(shù)組，用以儲存數(shù)據(jù)； 一控制電路，用以自該內(nèi)存數(shù)組讀取數(shù)據(jù)以產(chǎn)生讀取信號，以及根據(jù)來自該內(nèi)存控制器之寫入信號將數(shù)據(jù)寫入至該內(nèi)存數(shù)組；一第二驅(qū)動器電路，耦接該第二輸入/輸出接腳，用以驅(qū)動該讀取信號，并將驅(qū)動后之該讀取信號通過該第二輸入/輸出接腳提供至該第一輸入/輸出接腳；以及 一第二輸入緩沖器，耦接該第二輸入/輸出接腳，用以讀取來自該第二輸入/輸出接腳之該寫入信號，且將該寫入信號緩沖輸出至該控制電路。
10.按權(quán)利要求9所述之內(nèi)存系統(tǒng)，其中，該內(nèi)存控制器更包括一電壓源； 其中，該第一輸入緩沖器具有I禹接該第一輸入/輸出接腳之一正輸入端以及I禹接該電壓源之一負輸入端。
11.按權(quán)利要求 ο所述之內(nèi)存系統(tǒng)，其中，該第一電壓為該內(nèi)存控制器之一操作電壓，且該電壓源提供之一電壓大于該內(nèi)存控制器之該操作電壓的一半。
12.按權(quán)利要求11所述之內(nèi)存系統(tǒng)，其中，該第二電壓為該內(nèi)存控制器之一接地電壓，且該電壓源耦接于該輸入緩沖器之該負輸入端與該第二電壓節(jié)點之間。
13.按權(quán)利要求10所述之內(nèi)存系統(tǒng)，其中，該第一電壓為該內(nèi)存控制器之一接地電壓，且該電壓源提供之一電壓小于該內(nèi)存控制器之一操作電壓的一半。
14.按權(quán)利要求13所述之內(nèi)存系統(tǒng)，其中，該第二電壓為該內(nèi)存控制器之一操作電壓，且該電壓源耦接于該輸入緩沖器之該負輸入端與該第二電壓節(jié)點之間。
15.按權(quán)利要求9所述之內(nèi)存系統(tǒng)，其中，該第一終端電阻器為一偽開漏極終端器(pseudo open drain terminator)。
16.按權(quán)利要求9所述之 內(nèi)存系統(tǒng)，其中，該內(nèi)存裝置更包括: 一第二終端電阻，耦接該內(nèi)存裝置之一操作電壓與該第二輸入/輸出接腳之間；以及 一第三終端電阻，耦接該第二輸入/輸出接腳與該內(nèi)存裝置之一接地電壓之間。
17.按權(quán)利要求16所述之內(nèi)存系統(tǒng)，其中，該第二與第三終端電阻器之每一者為一偽開漏極終端器(pseudo open drain terminator)0
全文摘要
一種內(nèi)存控制器包括第一電壓節(jié)點、第二電壓節(jié)點、輸入/輸出接腳、驅(qū)動器電路、終端電阻器、以及輸入緩沖器。第一電壓節(jié)點耦接于一第一電壓。第二電壓節(jié)點耦接于一第二電壓。該驅(qū)動器電路耦接輸入/輸出接腳，用以提供寫入信號至輸入/輸出接腳。終端電阻器耦接于輸入/輸出接腳與第一電壓節(jié)點之間。輸入緩沖器耦接輸入/輸出接腳，用以讀取來自輸入/輸出接腳之讀取信號。沒有終端電阻耦接于輸入/輸出接腳與第二電壓節(jié)點之間。
文檔編號G06F13/16GK103092783SQ201210374729
公開日2013年5月8日 申請日期2012年9月29日 優(yōu)先權(quán)日2011年10月11日
發(fā)明者駱彥彬, 洪志謙, 陳坵鋌, 陳尚斌 申請人:聯(lián)發(fā)科技股份有限公司