專利名稱：一種物理層芯片的驗證板的制作方法
技術領域：
本實用新型涉及計算機領域，具體涉及一種物理層芯片的驗證板。
背景技術：
隨著計算機技術的飛速發(fā)展，為了滿足經濟社會發(fā)展的需要，高性能、高可靠的計算機系統(tǒng)成為制約社會發(fā)展關鍵領域的瓶頸之一。龐大的數據計算和數據分析，復雜的圖形分析和科學預算等信息領域對計算機系統(tǒng)的性能要求極高。因此需要構建龐大的多路高端計算機系統(tǒng)，以便更好適應當今各領域的應用需求。高端服務器系統(tǒng)研制需要研發(fā)多款系統(tǒng)關鍵芯片組，其中物理層芯片邏輯設計復雜，信號傳輸質量要求極高，為減少項目風險，設計物理層芯片驗證板，從邏輯設計、信號質量、協(xié)議規(guī)范等多方面驗證物理層芯片設計正確性，從而保證整個高端服務器系統(tǒng)研制的順利進展。

實用新型內容本實用新型要解決的技術問題是如何采用FPGA實現高端服務器產品研制階段傳輸鏈路物理層芯片的驗證。為了解決上述問題，本實用新型提供了一種物理層芯片的驗證板，包括第一、第二現場可編程門陣列FPGA芯片，用于存放待驗證芯片的配置位流文件的第一、第二只讀存儲器，用于控制上電時序的第一、第二復雜可編程邏輯器件CPLD ；用于提供待驗證芯片邏輯的差分參考時鐘的第一時鐘芯片，與所述第一、第二 FPGA芯片相連；用于提供待驗證芯片鏈路層接口的參考時鐘的第二時鐘芯片，與所述第一、第二 FPGA芯片相連；所述第一 /第二 CPLD通過所述第一 /第二只讀存儲器與所述第一 /第二 FPGA芯片相連。進一步地，所述第一 /第二 CPLD與所述第一 /第二只讀存儲器之間、所述第一 / 第二只讀存儲器與所述第一 /第二 FPGA芯片之間通過聯合測試行為組織JTAG總線相連。進一步地，所述第一時鐘芯片包括兩個用于提供本地參考時鐘的本地第一時鐘芯片，兩個用于提供系統(tǒng)參考時鐘的系統(tǒng)第一時鐘芯片；所述第一、第二 FPGA芯片各連接一個本地第一時鐘芯片，一個系統(tǒng)第一時鐘芯片。進一步地，所述第二時鐘芯片包括一個25MHz的第二時鐘芯片和一個15MHz的第二時鐘芯片；所述第一、第二 FPGA芯片均分別與所述25MHz的第二時鐘芯片和所述15MHz的第二時鐘芯片相連。進一步地，用于對FPGA芯片進行邏輯插入掃描鏈內部自測試的第一、第二 JTAG接口，所述第一 /第二 JTAG接口與所述第一 /第二 FPGA芯片相連。[0015]進一步地，所述第一 /第二 JTAG接口還與所述第一 /第二 CPLD相連。進一步地，所述第一 /第二 JTAG接口通過JTAG總線與所述第一 /第二 FPGA芯片、 及所述第一 /第二 CPLD相連。進一步地，所述的驗證板還包括測試端子，與所述第一、第二 FPGA芯片的測試引腳相連。進一步地，所述的驗證板還包括用于對FPGA芯片的邏輯寄存器進行讀寫訪問的串口，與所述第一、第二 FPGA芯片相連。進一步地，所述的驗證板還包括復位按鈕，與所述第一、第二 FPGA芯片的復位引腳相連。本實用新型采用兩片大容量高端FPGA芯片，每片FPGA芯片實現兩個物理層芯片的功能，一共實現四個物理層芯片功能，采用模塊化設計方法，以提高系統(tǒng)設計的可復用性。本實用新型的優(yōu)化方案增強了抗干擾能力，又保證了信號的完整性。本實用新型的其它優(yōu)化方案設計豐富的測試引腳，復位按鈕，從而保證了驗證工作具有極高的可操作性。

圖1是實施例一的物理層芯片的驗證板的示意圖。
具體實施方式
下面將結合附圖及實施例對本實用新型的技術方案進行更詳細的說明。需要說明的是，如果不沖突，本實用新型實施例以及實施例中的各個特征可以相互結合，均在本實用新型的保護范圍之內。實施例一，一種物理層芯片的驗證板，如圖1所示，包括第一、第二FPGA (Field-Programmable Gate Array，現場可編程門陣列)芯片，用于存放待驗證芯片的配置位流文件的第一、第二只讀存儲器，用于控制上電時序的第一、第二 CPLD (Complex Programmable Logic Device，復雜可編程邏輯器件)；用于提供待驗證芯片邏輯的差分參考時鐘的第一時鐘芯片，與所述第一、第二 FPGA芯片相連；用于提供待驗證芯片鏈路層接口的參考時鐘的第二時鐘芯片，與所述第一、第二 FPGA芯片相連；所述第一 /第二 CPLD通過所述第一 /第二只讀存儲器與所述第一 /第二 FPGA芯片相連。本實施例中，所述第一 /第二 CPLD與所述第一 /第二只讀存儲器之間、所述第一 /第二只讀存儲器與所述第一 /第二 FPGA芯片之間可以但不限于通過JTAG (Joint Test Action Group，聯合測試行為組織)總線相連。本實施例中，所述第一時鐘芯片包括兩個用于提供本地參考時鐘的本地第一時鐘芯片，兩個用于提供系統(tǒng)參考時鐘的系統(tǒng)第一時鐘芯片；所述第一、第二 FPGA芯片各連接一個本地第一時鐘芯片，一個系統(tǒng)第一時鐘芯片。[0035]本實施例中，所述第二時鐘芯片包括一個25MHz的第二時鐘芯片和一個15MHz的第二時鐘芯片；所述第一、第二 FPGA芯片均分別與所述25MHz的第二時鐘芯片和所述15MHz的第二時鐘芯片相連。本實施例中的驗證板還可以包括用于對FPGA芯片進行邏輯插入掃描鏈內部自測試的第一、第二 JTAG接口，所述第一 /第二 JTAG接口與所述第一 /第二 FPGA芯片相連。本實施例中，所述第一 /第二 JTAG接口還可以與所述第一 /第二 CPLD相連；所述第一 /第二 JTAG接口可以但不限于通過JTAG總線與所述第一 /第二 FPGA芯片、及所述第一 /第二 CPLD相連。物理層信號單通道傳輸速率為4. 8GT/s，這樣的高頻信號容易受到外界的干擾，本實施例中，所述驗證板為16層PCB板，高速信號全部分布在內層并且走10度蛇形線，獨立的電源層和地層，并且把信號層隔離開，既增強了抗干擾能力，又保證了信號的完整性。物理層芯片邏輯設計復雜，外部模擬電路實現技術難度大，為保證芯片功能，提高驗證板調試的復雜度，板上設計豐富的測試接口，本實施例中的驗證板還可以包括測試端子，與所述第一、第二 FPGA芯片的測試引腳相連。各個測試端子連接到FPGA芯片的哪個引腳，是由FPGA內部邏輯設計定義和FPGA 引腳分配決定的，測試引腳分配到FPGA的哪個引腳，測試端子就跟哪個引腳相連。本實施例中，供接觸測試的測試引腳可達200個。本實施例中的驗證板還可以包括用于對FPGA芯片的邏輯寄存器進行讀寫訪問的串口，與所述第一、第二 FPGA芯片相連。本實施例中，所述串口可以但不限于為RS232串口接頭。系統(tǒng)邏輯設計的要求，設計中采用多種復位控制機制，保證復雜的復位邏輯。本實施例中的驗證板還可以包括復位按鈕，與所述第一、第二 FPGA芯片的復位引腳相連。所述復位按鈕可以但不限于包括以下任一種或任幾種冷復位ColdRST按鈕、硬復位HardRST按鈕、調試復位DebugRST按鈕、默認復位 DefaultRST按鈕、軟復位SoftRST按鈕等多個復位按鈕。各個復位按鈕連接到FPGA芯片的哪個引腳，是由FPGA內部邏輯設計定義和FPGA 引腳分配決定的，復位引腳分配到FPGA的哪個引腳，相應的復位按鈕就跟哪個引腳相連。本實施例中的驗證板還可以包括與所述第一、第二 FPGA芯片相連的互連接插件等。當然，本實用新型還可有其他多種實施例，在不背離本實用新型精神及其實質的情況下，熟悉本領域的技術人員當可根據本實用新型作出各種相應的改變和變形，但這些相應的改變和變形都應屬于本實用新型的權利要求的保護范圍。
權利要求1.一種物理層芯片的驗證板，其特征在于，包括第一、第二現場可編程門陣列FPGA芯片，用于存放待驗證芯片的配置位流文件的第一、第二只讀存儲器，用于控制上電時序的第一、第二復雜可編程邏輯器件CPLD ；用于提供待驗證芯片邏輯的差分參考時鐘的第一時鐘芯片，與所述第一、第二 FPGA芯片相連；用于提供待驗證芯片鏈路層接口的參考時鐘的第二時鐘芯片，與所述第一、第二 FPGA 芯片相連；所述第一 /第二 CPLD通過所述第一 /第二只讀存儲器與所述第一 /第二 FPGA芯片相連。
2.如權利要求1所述的驗證板，其特征在于所述第一 /第二 CPLD與所述第一 /第二只讀存儲器之間、所述第一 /第二只讀存儲器與所述第一 /第二 FPGA芯片之間通過聯合測試行為組織JTAG總線相連。
3.如權利要求1所述的驗證板，其特征在于所述第一時鐘芯片包括兩個用于提供本地參考時鐘的本地第一時鐘芯片，兩個用于提供系統(tǒng)參考時鐘的系統(tǒng)第一時鐘芯片；所述第一、第二 FPGA芯片各連接一個本地第一時鐘芯片，一個系統(tǒng)第一時鐘芯片。
4.如權利要求1所述的驗證板，其特征在于所述第二時鐘芯片包括一個25MHz的第二時鐘芯片和一個15MHz的第二時鐘芯片； 所述第一、第二 FPGA芯片均分別與所述25MHz的第二時鐘芯片和所述15MHz的第二時鐘芯片相連。
5.如權利要求1所述的驗證板，其特征在于用于對FPGA芯片進行邏輯插入掃描鏈內部自測試的第一、第二 JTAG接口，所述第一 / 第二 JTAG接口與所述第一 /第二 FPGA芯片相連。
6.如權利要求5所述的驗證板，其特征在于所述第一 /第二 JTAG接口還與所述第一 /第二 CPLD相連。
7.如權利要求6所述的驗證板，其特征在于所述第一 /第二 JTAG接口通過JTAG總線與所述第一 /第二 FPGA芯片、及所述第一 / 第二 CPLD相連。
8.如權利要求1所述的驗證板，其特征在于，還包括 測試端子，與所述第一、第二 FPGA芯片的測試引腳相連。
9.如權利要求1所述的驗證板，其特征在于，還包括用于對FPGA芯片的邏輯寄存器進行讀寫訪問的串口，與所述第一、第二 FPGA芯片相連。
10.如權利要求1所述的驗證板，其特征在于，還包括 復位按鈕，與所述第一、第二 FPGA芯片的復位引腳相連。
專利摘要一種物理層芯片的驗證板，包括第一、第二現場可編程門陣列FPGA芯片，用于存放待驗證芯片的配置位流文件的第一、第二只讀存儲器，用于控制上電時序的第一、第二復雜可編程邏輯器件CPLD；用于提供待驗證芯片邏輯的差分參考時鐘的第一時鐘芯片，與所述第一、第二FPGA芯片相連；用于提供待驗證芯片鏈路層接口的參考時鐘的第二時鐘芯片，與所述第一、第二FPGA芯片相連；所述第一/第二CPLD通過所述第一/第二只讀存儲器與所述第一/第二FPGA芯片相連。本實用新型能采用FPGA實現高端服務器產品研制階段傳輸鏈路物理層芯片的驗證。
文檔編號G06F11/267GK202049479SQ20112006339
公開日2011年11月23日 申請日期2011年3月11日 優(yōu)先權日2011年3月11日
發(fā)明者李仁剛 申請人:浪潮(北京)電子信息產業(yè)有限公司