專利名稱：具有完整指令緩沖器的存儲(chǔ)器設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性和非限制性實(shí)施方式通常涉及存儲(chǔ)器設(shè)備和方法，并且更為具體 地涉及動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)集成電路，甚至更為具體地涉及具有至少ー個(gè)串行接 ロ 的 DRAM。
背景技術(shù)：
這個(gè)部分旨在為權(quán)利要求中陳述的本發(fā)明提供背景技術(shù)或背景。此處的說明可能 包括可以采用的概念，但不必須是先前已經(jīng)想到的、實(shí)現(xiàn)的或介紹的概念。因此，除非此處 有其它指示，在此部分介紹的內(nèi)容不是本申請中的說明書和權(quán)利要求書的現(xiàn)有技木，并且 不因包含在本部分中而被承認(rèn)為現(xiàn)有技木?？梢栽谡f明書和/或附圖中發(fā)現(xiàn)的下述縮寫定義如下
BB基帶
CAS列地址選通
CPU中央處理單元
DRDRAM 直接存儲(chǔ)器總線式DRAM
IC集成電路
MC存儲(chǔ)器控制器
MIPI移動(dòng)產(chǎn)業(yè)處理器接ロ
MMU存儲(chǔ)器管理單元
PCI外設(shè)組件互連
PDA個(gè)人數(shù)字助理
RAM隨才騎儲(chǔ)器
RAS行地址選通ROM只讀存儲(chǔ)器
SATA串行高級(jí)技術(shù)附件 SCSI 小型計(jì)算機(jī)系統(tǒng)接口
UniPro統(tǒng)一協(xié)議
UE用戶設(shè)備
USB通用串行總線在IC互連中的一般趨勢是增加串行連接的使用。具有串行連接的存儲(chǔ)器IC，例如 DRAM，可以在多種不同類型的設(shè)備中使用，多種不同類型的設(shè)備包括計(jì)算機(jī)和手持單元，所述手持單元包括移動(dòng)通信設(shè)備。串行互連的實(shí)例包括 PCI Express、SATA、USB、MIPI UniPro、hfiband 和串行 RapidIO0目前，具有的是至少一個(gè)類型的基于分組的存儲(chǔ)器(在分組中發(fā)送數(shù)據(jù)、地址和指令)。然而，這種存儲(chǔ)器使用許多保留命令/地址和數(shù)據(jù)引腳，并且命令/地址和數(shù)據(jù)互連使用同步鏈路。

發(fā)明內(nèi)容
通過使用本發(fā)明的示例性實(shí)施方式，克服了前述和其它問題，并且實(shí)現(xiàn)了其它優(yōu)
點(diǎn)ο在本發(fā)明的示例性實(shí)施方式的第一方面，提供一種方法，所述方法包括在動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路通過串行互連接收多個(gè)存儲(chǔ)器存取指令；在動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路中緩沖所述多個(gè)存儲(chǔ)器存取指令；并且執(zhí)行緩沖的存儲(chǔ)器存取指令。在本發(fā)明的示例性實(shí)施方式的另一方面，提供一種動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路，所述集成電路包括至串行互連的接口，所述接口被配置為通過所述串行互連接收多個(gè)存儲(chǔ)器存取指令；以及緩沖器，被配置為在由動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路執(zhí)行緩沖的存儲(chǔ)器存取指令之前，存儲(chǔ)所述多個(gè)存儲(chǔ)器存取指令。


在附圖中圖IA是經(jīng)由串行互連與MC連接的串行DRAM集成電路(芯片)的框圖；圖IB是根據(jù)本發(fā)明的示例性實(shí)施方式的具有完整指令緩沖器的串行DRAM集成電路(芯片)的框圖；圖IC是根據(jù)本發(fā)明的示例性實(shí)施方式的具有完整指令緩沖器的串行DRAM集成電路(芯片)的更為詳細(xì)的框圖；圖2是示出了經(jīng)由串行互連與多個(gè)MC實(shí)例連接的圖IB和圖IC的DRAM芯片的多個(gè)實(shí)例的框圖；圖3示出了根據(jù)本發(fā)明的示例性實(shí)施方式的包含至少一個(gè)存儲(chǔ)器設(shè)備的用戶設(shè)備的非限制性實(shí)施方式的框圖4是說明根據(jù)本發(fā)明的示例性實(shí)施方式的方法的操作和程序指令的執(zhí)行結(jié)果的邏輯流程圖。
具體實(shí)施例方式參見圖1A，處理芯片10可以包括MC 12，并且作為非限制性實(shí)例，系統(tǒng)互連14經(jīng)由高速緩沖存儲(chǔ)器18將MC 12和CPU/MMU 16連接在一起。還可以存在處理加速器20，例如浮點(diǎn)運(yùn)算單元和/或圖形處理器。系統(tǒng)存儲(chǔ)器可以位于一個(gè)或多個(gè)單獨(dú)的串行DRAM芯片22中。通過串行存儲(chǔ)器或串行DRAM所暗示的是在MC 12和DRAM 22之間的互連是串行的。DRAM芯片22包含至少一個(gè)存儲(chǔ)庫集群對。在DRAM芯片22和處理芯片10的MC 12 之間具有串行互連26，其中串行互連具有可能彼此獨(dú)立的一個(gè)或多個(gè)串行鏈路。因此，在鏈路之間可以不需要同步。串行DRAM 22可以僅具有共享的雙向鏈路或半雙工單向鏈路，以用于與MC 12通信數(shù)據(jù)和地址。因此，在任意給定時(shí)間僅可以傳遞數(shù)據(jù)或地址。通常，在讀存取的例子中， 這導(dǎo)致下面的存取順序1.MC 12將地址和讀命令發(fā)送到DRAM 22。2. DRAM 22在指定的地址處存取數(shù)據(jù)，而MC 12等待所述數(shù)據(jù)。3. DRAM 22 將數(shù)據(jù)發(fā)送給 MC 12。4. MC 12將另一地址和讀命令發(fā)送到DRAM 22，并且上述過程重復(fù)?？梢悦靼椎氖?，由于在存取下一數(shù)據(jù)之前MC 12必須等待來自DRAM22的數(shù)據(jù)，所以這種類型的讀存取過程具有較低的吞吐量。此外，對于寫操作，MC 12可能需要在發(fā)起下一寫操作之前(或在發(fā)起讀操作之前)等待DRAM 22中的最初的寫操作。因此，存儲(chǔ)器存取流水線不可能使用這種類型的串行DRAM方法。本發(fā)明的示例性實(shí)施方式的一個(gè)方面提供串行DRAM 30，如圖IB和IC所示，串行 DRAM包括在串行互連沈和存儲(chǔ)庫集群M之間插入的DRAM指令緩沖器32。本發(fā)明的示例性實(shí)施方式的另一方面提供了改進(jìn)的和增強(qiáng)的執(zhí)行存儲(chǔ)器(串行 DRAM存儲(chǔ)器，主存儲(chǔ)器)，這是所增加串行DRAM存儲(chǔ)器使用的特征。出于多種原因，對串行互連沈的使用是有利的。例如，利用串行鏈路比利用并行互連要求更少的信號(hào)。此外，由于不需要在相鄰的所路由信號(hào)之間的同步，便于信號(hào)的物理路由。換句話說，不需要平衡在所路由的并行線路之間的傳播延遲。此外，不需要并行線路之間的同步和平衡允許增加時(shí)鐘頻率，這導(dǎo)致更高的吞吐量。此外，由于可以簡單地通過增加鏈路的數(shù)量和/或通過增加單個(gè)鏈路的數(shù)據(jù)速率(更高的時(shí)鐘速度)來增加串行互連的帶寬，所以增強(qiáng)了可擴(kuò)展性。形成串行互連沈的串行鏈路可以是雙向的或單向的。此外，可以共享串行鏈路， 并且在一些實(shí)施方式中，可以為專用目的來保留一個(gè)或多個(gè)串行鏈路(例如，分開的地址鏈路和數(shù)據(jù)鏈路)。在半雙工系統(tǒng)中，在兩個(gè)方向上操作通信鏈路，但是在同一時(shí)間僅能夠在一個(gè)方向上使用，而全雙工互連允許在兩個(gè)方向上同時(shí)通信。對共享的雙向串行鏈路的使用具有與其相關(guān)聯(lián)的多種益處。例如，由于空閑鏈路可以用于在任一方向發(fā)送任意需要的信息(例如，地址、數(shù)據(jù)、命令)，所以鏈路使用可以最大化。此外通過例子，由于可以通過增加鏈路的數(shù)量，或通過增加單個(gè)鏈路(或兩個(gè))的數(shù)據(jù)速率來線性地增加串行互連沈的帶寬，所以可增加可擴(kuò)展性。本發(fā)明的示例性實(shí)施方式假設(shè)使用串行DRAM 30，其中MC 12和DRAM 30之間的串行互連沈使用共享的雙向串行鏈路或半雙工單向串行鏈路。此外，串行鏈路可以是獨(dú)立的，意味著在鏈路之間不需要同步。圖IB和IC中示出的DRAM指令緩沖器32 (其還可以被稱為DRAM操作緩沖器)允許DRAM 30存取的流水線操作。S卩，可以從MC 12向DRAM 30發(fā)送兩個(gè)或更多個(gè)DRAM存取， 例如，同時(shí)利用DRAM 30從存儲(chǔ)庫集群M存取數(shù)據(jù)。用于一個(gè)或多個(gè)DRAM存取(例如用于寫操作的地址、命令、數(shù)據(jù)或用于讀操作的地址、命令)的存儲(chǔ)器存取相關(guān)信息，被緩沖或被排隊(duì)在DRAM指令緩沖器32中，并且當(dāng)合適時(shí)被執(zhí)行。此外，在讀操作中，從存儲(chǔ)庫集群M存取的數(shù)據(jù)也可以被緩沖或被排隊(duì)到DRAM指令緩沖器32中，并且當(dāng)合適時(shí)被發(fā)送到 MC 12。圖IC是根據(jù)本發(fā)明的示例性實(shí)施方式的具有完整存儲(chǔ)器指令緩沖器32的串行 DRAM集成電路(芯片)30的更為詳細(xì)的框圖。可以看出，DRAM30包括輸入/輸出(I/O)塊 25，輸入/輸出(I/O)塊為串行互連沈提供接口，并且其包括至少一個(gè)發(fā)射機(jī)和接收機(jī)對 (例如所示的雙差分對25A)，以及一起提供獨(dú)立的雙向串行鏈路的支持電路25B。在其它實(shí)施方式中，I/O塊25可以提供一個(gè)或多個(gè)半雙工串行鏈路。DRAM芯片30進(jìn)一步包括在 I/O塊25和DRAM指令緩沖器32之間插入的控制邏輯塊27，以及存儲(chǔ)庫集群M (其可以包括多個(gè)存儲(chǔ)器頁I^age1, Page2, ... , Pagen)。控制邏輯塊27操作以經(jīng)由串行互連洸從MC 12接收存儲(chǔ)器存取相關(guān)的“分組”以及經(jīng)由串行互連沈?qū)⒋鎯?chǔ)器存取相關(guān)的“分組”傳送給MC 12。接收的分組包括存儲(chǔ)器指令(例如，CAS信號(hào)、RAS信號(hào)和讀/寫(R/W)命令)， 以及映射到存儲(chǔ)庫集群M的地址。控制邏輯塊27可以使用離散電路來實(shí)現(xiàn)，或者實(shí)現(xiàn)為根據(jù)存儲(chǔ)的程序來操作的微控制器，或者實(shí)現(xiàn)為離散電路和微控制器的結(jié)合。可以將控制邏輯塊27全部或部分實(shí)現(xiàn)為狀態(tài)機(jī)。在控制邏輯27和DRAM指令緩沖器32之間至少具有控制和數(shù)據(jù)/地址/命令總線(還可以是用于所有控制/數(shù)據(jù)/地址/命令的單個(gè)共享總線)，據(jù)此可以緩沖或排隊(duì)多個(gè)存儲(chǔ)器讀和/寫操作，由此對來自MC 12的多個(gè)存儲(chǔ)器存取請求進(jìn)行流水線處理。注意的是，DRAM芯片30控制和數(shù)據(jù)/地址/命令鏈路可以實(shí)現(xiàn)為并行總線，或它們可以實(shí)現(xiàn)為一個(gè)或多個(gè)串行總線。DRAM指令緩沖器32可以被構(gòu)建/操作為先入/先出(FIFO)緩沖器，由此按照接收的順序來執(zhí)行所緩沖的存儲(chǔ)器存取指令?？商鎿Q地，控制邏輯27可以凌駕于FIFO操作，以不按順序地執(zhí)行一個(gè)或多個(gè)所緩沖的存儲(chǔ)器存取指令，例如當(dāng)由于例如引用存儲(chǔ)庫集群M的相同頁的兩個(gè)非順序的存儲(chǔ)器指令，這樣做可能更有效率時(shí)。因此可以完成DRAM存取的重新安排，使得考慮DRAM特性以獲得甚至更高的吞吐量。例如，來自打開的DRAM頁的存取通常比來自關(guān)閉的頁的存取更快。當(dāng)在DRAM 芯片30中執(zhí)行時(shí)，至少由于增加(本地)的關(guān)于DRAM狀態(tài)的知識(shí)，這種類型的存取重新安排可能是有利的。在這種情況下，可能需要包括從MC 12發(fā)送的每個(gè)存儲(chǔ)器命令的標(biāo)識(shí)符， 例如序列號(hào)，使得例如響應(yīng)于存儲(chǔ)器讀取操作返回的數(shù)據(jù)可以正確地關(guān)聯(lián)于從MC 12發(fā)送的相應(yīng)存儲(chǔ)器讀命令。當(dāng)寫操作就緒可以返回了確認(rèn)時(shí)，這種標(biāo)識(shí)符還可以用于寫操作。本發(fā)明的示例性實(shí)施方式還適于具有多個(gè)DRAM芯片30和存儲(chǔ)器控制器12 (參見圖1B)的多信道存儲(chǔ)器。這在圖2中描述了，其中每個(gè)DRAM芯片30包括DRAM指令緩沖器 32的實(shí)例。應(yīng)當(dāng)注意的是，示例性的實(shí)施方式還涉及更為集中式的例子，其中具有用于所有串行信道的單個(gè)DRAM指令緩沖器32。本發(fā)明的示例性實(shí)施方式還可以應(yīng)用于其它串行互連類型，其包含例如，全雙工單方向鏈路、以及一個(gè)或多個(gè)同步鏈路(例如，在DRDRAM中)，其可以被用于幫助平衡串行鏈路之間的吞吐量差別。為了進(jìn)一步介紹可以實(shí)現(xiàn)的益處，考慮具有用于地址、數(shù)據(jù)和命令的分開的同步鏈路(例如，用于地址的3個(gè)鏈路、用于數(shù)據(jù)的4個(gè)鏈路、以及用于命令2個(gè)鏈路)的示例存儲(chǔ)器系統(tǒng)。首先，利用單個(gè)命令來讀取長數(shù)據(jù)突發(fā)(例如，256比特)。然后，利用多個(gè)連續(xù)命令來讀取多個(gè)較短的數(shù)據(jù)元素(例如，六個(gè)8比特的存取)。由于第一存儲(chǔ)器指令，數(shù)據(jù)鏈路具有較高的業(yè)務(wù)量，而在隨后的指令中，地址和命令鏈路相對來說具有更多的業(yè)務(wù)量。 指令緩沖器32提供這樣的能力，其通過在傳輸長256比特?cái)?shù)據(jù)時(shí)同時(shí)發(fā)送和緩沖六個(gè)8比特存取指令來平衡鏈路負(fù)載。本發(fā)明的示例性實(shí)施方式還可以被應(yīng)用到存儲(chǔ)器存取請求的優(yōu)化。一些存儲(chǔ)器主控可以要求較低延遲的存儲(chǔ)器存取(例如移動(dòng)設(shè)備中的調(diào)制解調(diào)器)。從存儲(chǔ)器控制器12 發(fā)送的存儲(chǔ)器存取可以包括優(yōu)先級(jí)標(biāo)識(shí)符。根據(jù)所述優(yōu)先級(jí)標(biāo)識(shí)符，DRAM指令緩沖器32中的存儲(chǔ)器指令可以被重新排序。根據(jù)簡單的例子，考慮優(yōu)先級(jí)數(shù)1和0，其中1是常規(guī)存取且0是在優(yōu)先級(jí)數(shù)1的存取之前轉(zhuǎn)發(fā)的高優(yōu)先級(jí)存取。除了這種優(yōu)先級(jí)機(jī)制，可以有驗(yàn)證所有的存取是在一些特定時(shí)間限制內(nèi)執(zhí)行的邏輯。例如，如果目前有任何操作，每個(gè)第三操作是低優(yōu)先級(jí)存取。同樣，如果低優(yōu)先級(jí)存取已經(jīng)等待了至少一些預(yù)定的時(shí)間段，那么可以將該低優(yōu)先級(jí)存取重新優(yōu)先安排為更高的優(yōu)先級(jí)級(jí)別。還可以根據(jù)由存儲(chǔ)器控制器12和 /或由DRAM芯片30中的控制邏輯27給出的控制信號(hào)來更新/改變優(yōu)先級(jí)標(biāo)識(shí)符。本發(fā)明的示例性實(shí)施方式還可以被應(yīng)用于中斷在存儲(chǔ)庫集群M中正被處理的存取。例如，高優(yōu)先級(jí)存取可以中斷在儲(chǔ)存庫集群M中正被處理的更低優(yōu)先級(jí)的存取(例如， 中斷長存取突發(fā))。合適的策略可以定義為例如，可以被中斷的突發(fā)的最小大小以及對可以中斷其它優(yōu)先級(jí)級(jí)別的優(yōu)先級(jí)級(jí)別的限制(增量)(例如，優(yōu)先級(jí)2的存取可以中斷優(yōu)先級(jí)大于4的存取，優(yōu)先級(jí)1的存取可以中斷具有大于2的優(yōu)先級(jí)級(jí)別的存取，等等)。注意的是，可能希望不對非常短的存取突發(fā)使用這個(gè)實(shí)施方式。本發(fā)明的示例性實(shí)施方式還可以被應(yīng)用來阻塞串行互連26。例如，在共享的雙向鏈路或半雙工單向鏈路的情況中，存儲(chǔ)器控制器12可能想要中斷從DRAM芯片30發(fā)送的數(shù)據(jù)，使得存儲(chǔ)器控制器12可以將附加的指令發(fā)送到DRAM指令緩沖器32。能夠阻塞串行互連的至少三個(gè)示例性益處包括a)可以立即將高優(yōu)先級(jí)存取傳送到DRAM指令緩沖器32 ； b)為了保持DRAM庫集群活動(dòng)，將不希望允許DRAM指令緩沖器32變空；以及c)不再需要正在向存儲(chǔ)器控制器12發(fā)送的數(shù)據(jù)。在這種情況下，DRAM芯片30可以對阻塞指令的接收進(jìn)行響應(yīng)以終止在串行互連沈上發(fā)送信息，以使得能夠接收至少一個(gè)存儲(chǔ)器存取指令。本發(fā)明的示例性實(shí)施方式還可以被應(yīng)用于刪除DRAM指令緩沖器中排隊(duì)的存儲(chǔ)器指令，例如如果不再需要被討論的數(shù)據(jù)?？梢愿鶕?jù)由存儲(chǔ)器控制器12和/或DRAM芯片30 中的控制邏輯27給出的控制信號(hào)來刪除排隊(duì)的(已經(jīng)緩沖的)存儲(chǔ)器存取指令。圖3在平面圖(左)和截面圖(右)中說明了示例性設(shè)備，例如可以是移動(dòng)臺(tái)或用戶設(shè)備(UE) 100的用戶設(shè)備。在圖3中，UE 100具有圖形顯示接口 120以及用戶接口 122， 所述用戶接口示為鍵盤，但是理解為還包括在圖形顯示接口 120處的觸摸屏技術(shù)，以及在麥克風(fēng)1 處接收的語音識(shí)別技術(shù)。功率驅(qū)動(dòng)器126由用戶控制打開或關(guān)閉設(shè)備。示例性 UE 100可以具有攝像機(jī)128，將其示為在面向前面(例如，用于視頻呼叫)，但是可以替換地或附加地，攝像機(jī)在面向背面(例如，用于捕獲圖像和視頻議用于本地存儲(chǔ))。攝像機(jī)128 受快門驅(qū)動(dòng)器130控制并且可選地受變焦驅(qū)動(dòng)器控制，當(dāng)攝像機(jī)127不處于活動(dòng)模式中時(shí)， 所述變焦驅(qū)動(dòng)器可以替換地用作揚(yáng)聲器134的音量調(diào)整。在圖3的截面圖中可以看到多個(gè)發(fā)射/接收天線136，所述天線可以用于蜂窩通信。天線136可以是適用于UE中的其他無線電的多頻帶。用于天線136的可操作的接地平面通過遮蔽如跨越由UE外殼圍住的整個(gè)空間來示出，盡管在一些實(shí)施方式中接地平面可以被限制為更小的區(qū)域，例如布置在形成功率芯片138的印刷線路板上。功率芯片138 控制被發(fā)射的和/或跨越使用空間分集同時(shí)發(fā)射的天線的信道上的功率放大，并且放大接收的信號(hào)。功率芯片138將放大的接收信號(hào)輸出到射頻(RF)芯片140，其對信號(hào)解調(diào)制和下變頻以用于基帶處理?；鶐?BB)芯片142檢測信號(hào)，然后所述信號(hào)被轉(zhuǎn)換成比特流并且最終被解碼。對于在設(shè)備100中生成并且從設(shè)備100發(fā)射的信號(hào)，在反向發(fā)生類似的處理。攝像機(jī)128的信號(hào)可以通過圖像/視頻處理器144，其編碼和解碼各種圖像幀。還可以提供控制去往或來自揚(yáng)聲器134和麥克風(fēng)124的單獨(dú)的音頻處理器146。通過由用戶接口芯片150控制的幀存儲(chǔ)器148來刷新圖形顯示接口 120，所述用戶接口芯片可以處理去往和來自顯示接口 120的信號(hào)和/或附加地處理來自鍵盤122等的用戶輸入。UE 100的某些實(shí)施方式還可以包括一個(gè)或多個(gè)第二無線電，例如無線局域網(wǎng)無線電WLAN 137以及藍(lán)牙無線電139，其可以在芯片上結(jié)合天線或被耦合到芯片外的天線。自始至終，設(shè)備100是各種存儲(chǔ)器，例如隨機(jī)存取存儲(chǔ)器RAM 143、只讀存儲(chǔ)器ROM 145、幀存儲(chǔ)器148以及在一些實(shí)施方式中是可移動(dòng)存儲(chǔ)器，例如所示的可以存儲(chǔ)各種程序 100C的存儲(chǔ)器卡147。UE 100中的所有這些組件通常由便攜式電源(例如，電池149)來供 H1^ ο如果處理器138、140、142、144、146、150體現(xiàn)為單獨(dú)的實(shí)體，那么這些處理器可以按照相對于主要處理器IlOA的從屬關(guān)系來進(jìn)行操作，所述主要處理器IlOA于是可以按照相對于它們的主關(guān)系來操作。本發(fā)明的實(shí)施方式可以在所示的各種芯片以及存儲(chǔ)器上部署，或可以在結(jié)合了圖3的上述一些功能的另一處理器中部署。圖3的這些各種處理器中的任意或全部處理器存取一個(gè)或多個(gè)各種存儲(chǔ)器，所述存儲(chǔ)器可以在具有處理器的芯片上或者與處理器相分開。注意的是，上面介紹的各種集成電路(例如，芯片138、140、142等)可以被結(jié)合為比所介紹的數(shù)量更少的數(shù)量，在更為緊湊的情況下，可以在物理上體現(xiàn)在單個(gè)芯片上。根據(jù)本發(fā)明的示例性實(shí)施方式，根據(jù)DRAM芯片30來構(gòu)造和操作所示出的存儲(chǔ)器中的至少一個(gè)，從而包括完整指令緩沖器32。例如，RAM 143可以包括一個(gè)或多個(gè)DRAM芯片30，并且主要/主處理器IlOA可以被構(gòu)造為處理芯片10，并且可以包括一個(gè)或多個(gè)MC 12。通常，UE 10的各種實(shí)施方式可以包括，但不限于，蜂窩電話、具有無線通信能力的個(gè)人數(shù)字助理(PDA)、具有無線通信能力的便攜式計(jì)算機(jī)、具有無線通信能力的圖像捕獲設(shè)備(例如，數(shù)字?jǐn)z像機(jī))、具有無線通信能力的游戲設(shè)備、具有無線通信能力的音樂存儲(chǔ)和播放裝置、允許無線因特網(wǎng)訪問和瀏覽的因特網(wǎng)裝置、以及集成了上述功能的組合的便攜式單元或終端。應(yīng)當(dāng)了解的是，DRAM芯片30可以在任意類型的設(shè)備或裝置中使用，包括不具有無線通信能力的設(shè)備和裝置。應(yīng)當(dāng)進(jìn)一步了解的是，本發(fā)明的示例性實(shí)施方式的使用有益地避免或最小化串行連接的擁塞行為，以實(shí)現(xiàn)在存儲(chǔ)庫集群流水線中的連續(xù)處理?？梢酝ㄟ^串行互連沈?qū)⒋鎯?chǔ)器存取請求饋送到指令緩沖器32中，直到返回信息/數(shù)據(jù)開始擁塞串行互連沈?yàn)橹?，并且因此需要延遲發(fā)送新的存儲(chǔ)器存取請求。然而，由于存在已經(jīng)緩沖的存儲(chǔ)器存取請求，整體存儲(chǔ)庫集群的吞吐量和活動(dòng)性可能保持在較高的級(jí)別。即，可能接連地多次發(fā)生從串行互連沈接收和緩沖存儲(chǔ)器存取指令直到通過串行互連將信息返回為止，響應(yīng)于一個(gè)或多個(gè)緩沖的存儲(chǔ)器存取指令的執(zhí)行，阻止接收另外的存儲(chǔ)器存取指令。通常，對進(jìn)一步的接收的阻止可以由響應(yīng)于執(zhí)行一個(gè)或多個(gè)緩沖的存儲(chǔ)器存取指令，緩沖器32是滿的或接近滿的， 或者另外的一個(gè)條件或多個(gè)條件，而準(zhǔn)備通過串行互連26返回的信息來引起。注意的是， 當(dāng)串行互連沈包括共享的雙向鏈路或半雙工單向鏈路時(shí)，更可能發(fā)生這種情況。圖4是示出了根據(jù)本發(fā)明的示例性實(shí)施方式的方法以及程序指令的執(zhí)行結(jié)果的邏輯流程圖。根據(jù)這些示例性實(shí)施方式，在塊4A，方法執(zhí)行在動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路處通過串行互連接收多個(gè)存儲(chǔ)器存取指令的步驟，在塊4B，具有在動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路中緩沖多個(gè)存儲(chǔ)器存取指令的步驟，以及在塊4C，具有執(zhí)行緩沖的存儲(chǔ)器存取指令的步驟。圖4中示出的各種塊可以被視為方法步驟、和/或至少部分產(chǎn)生于對存儲(chǔ)的程序代碼/指令的操作的操作、和/或被構(gòu)造以執(zhí)行相關(guān)功能的多個(gè)耦合的邏輯電路元件。通常，可以在硬件或?qū)Ｓ媚康碾娐贰④浖?、邏輯或它們的任意組合中實(shí)現(xiàn)各種示例性實(shí)施方式。例如，一些方面可以在硬件中實(shí)現(xiàn)，而另一些方面可以在由控制器、微處理器或其它計(jì)算設(shè)備執(zhí)行的軟件或固件中實(shí)現(xiàn)，盡管本發(fā)明并不限于此。雖然可以根據(jù)框圖、流程圖或使用一些其它圖形表示來說明和介紹本發(fā)明的示例性實(shí)施方式的各種方面，應(yīng)很好地了解的是，此處介紹的這些塊、設(shè)備、系統(tǒng)、技術(shù)或方法可以在作為非限制性實(shí)例的硬件、 軟件、固件、專用目的電路或邏輯、通用目的硬件或控制器或其它計(jì)算設(shè)備、或它們的組合中實(shí)現(xiàn)。因此應(yīng)當(dāng)了解的是，本發(fā)明的示例性實(shí)施方式可以在諸如集成電路芯片或模塊中實(shí)施，并且本發(fā)明的示例性實(shí)施方式可以在體現(xiàn)為集成電路的設(shè)備中實(shí)現(xiàn)。集成電路還可以包括用于實(shí)現(xiàn)可配置以根據(jù)本發(fā)明的示例性實(shí)施方式來操作的一個(gè)數(shù)據(jù)處理器或多個(gè)數(shù)據(jù)處理器、一個(gè)數(shù)字信號(hào)處理器或多個(gè)數(shù)字信號(hào)處理器、基帶電路和射頻電路中的至少一個(gè)或多個(gè)的電路(以及可能的固件)。結(jié)合附圖進(jìn)行閱讀并根據(jù)前述說明，本發(fā)明的前述示例性實(shí)施方式的各種修改和調(diào)整對所屬領(lǐng)域的技術(shù)人員來說將是容易想到的。然而，任何以及所有修改仍將落入本發(fā)明的非限制性和示例性實(shí)施方式的范圍內(nèi)。應(yīng)當(dāng)注意的是，術(shù)語“連接”、“耦合”或其任意變型，表示在兩個(gè)或多個(gè)元件之間直接的或間接的任意連接或耦合，并且可以涵蓋在“連接”或“耦合”到一起的兩個(gè)元件之間存在一個(gè)或多個(gè)中間元件。元件之間的耦合和連接可以是物理的、邏輯的或其組合。如此處所使用的，根據(jù)許多非限制性和非詳盡的實(shí)施例，可以通過使用一個(gè)或多個(gè)導(dǎo)線、電纜和/或印刷電連接，以及通過使用電磁能，例如具有在射頻范圍、微波范圍和光學(xué)(可見和不可見)范圍內(nèi)的波長的電磁能，認(rèn)為兩個(gè)元件是“連接的”或“耦合的”。
此外，本發(fā)明的各種非限制性和示例性實(shí)施方式的一些特征可以在沒有其它特征的相關(guān)使用的情況下被有益地使用。這樣的話，前述說明應(yīng)當(dāng)被理解為僅是本發(fā)明的示例性實(shí)施方式和原理、教導(dǎo)的說明，而并不是限制。
權(quán)利要求
1.一種方法，包括在動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路處通過串行互連接收多個(gè)存儲(chǔ)器存取指令； 在所述動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路中緩沖所述多個(gè)存儲(chǔ)器存取指令； 執(zhí)行緩沖的存儲(chǔ)器存取指令。
2.根據(jù)權(quán)利要求1所述的方法，其中通過形成所述串行互連的至少一個(gè)串行鏈路來接收所述存儲(chǔ)器存取指令，并且其中所述至少一個(gè)串行鏈路為共享的雙向串行鏈路、單向串行鏈路、全雙工串行鏈路、或半雙工串行鏈路中的一個(gè)。
3.根據(jù)權(quán)利要求1所述的方法，其中所述存儲(chǔ)器存取指令包括優(yōu)先級(jí)指示符，用于為特定存儲(chǔ)器存取指令指示其相對于其它存儲(chǔ)器存取指令的優(yōu)先級(jí)。
4.根據(jù)權(quán)利要求3所述的方法，其中按優(yōu)先級(jí)的順序來執(zhí)行緩沖的存儲(chǔ)器存取指令， 使得在具有較低優(yōu)先級(jí)的存儲(chǔ)器存取指令之前執(zhí)行具有較高優(yōu)先級(jí)的存儲(chǔ)器存取指令。
5.根據(jù)權(quán)利要求3所述的方法，其中具有較高優(yōu)先級(jí)的存儲(chǔ)器存取指令中斷對具有較低優(yōu)先級(jí)的存儲(chǔ)器存取指令的執(zhí)行。
6.根據(jù)權(quán)利要求1所述的方法，其中按照緩沖的存儲(chǔ)器存取指令被接收的順序來執(zhí)行所述緩沖的存儲(chǔ)器存取指令。
7.根據(jù)權(quán)利要求1所述的方法，其中按照與緩沖的存儲(chǔ)器存取指令被接收的順序不同的順序來執(zhí)行所述緩沖的存儲(chǔ)器存取指令。
8.根據(jù)權(quán)利要求1所述的方法，其中存儲(chǔ)器存取指令包括用于存儲(chǔ)器讀存取的至少的存儲(chǔ)器地址和讀命令，并且其中存儲(chǔ)器存取指令包括用于存儲(chǔ)器寫存取的至少的存儲(chǔ)器地址、要被寫入的數(shù)據(jù)以及寫命令。
9.根據(jù)權(quán)利要求8所述的方法，其中存儲(chǔ)器存取指令進(jìn)一步包括使得從存儲(chǔ)器返回的信息的接收方能夠?qū)⒎祷氐男畔⑴c相應(yīng)的存儲(chǔ)器存取指令相關(guān)聯(lián)的標(biāo)識(shí)符。
10.根據(jù)權(quán)利要求1所述的方法，其中接收和緩沖連續(xù)發(fā)生多次，直到通過以下至少一個(gè)條件的出現(xiàn)而阻止對另外的存儲(chǔ)器存取指令的接收，所述至少一個(gè)條件包括響應(yīng)于對一個(gè)或多個(gè)緩沖的存儲(chǔ)器存取指令的執(zhí)行，通過串行互連返回的信息阻止對另外的存儲(chǔ)器存取指令的接收，或者所述動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路的存儲(chǔ)器指令緩沖器滿或接近 倆。
11.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括刪除已經(jīng)緩沖的存儲(chǔ)器存取指令。
12.根據(jù)權(quán)利要求3所述的方法，進(jìn)一步包括改變已經(jīng)緩沖的存儲(chǔ)器存取指令的優(yōu)先級(jí)指示符。
13.一種動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路，包括與串行互連的接口，所述接口被配置為通過所述串行互連接收多個(gè)存儲(chǔ)器存取指令；以及緩沖器，被配置為在由所述動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路執(zhí)行緩沖的存儲(chǔ)器存取指令之前，存儲(chǔ)所述多個(gè)存儲(chǔ)器存取指令。
14.根據(jù)權(quán)利要求13所述的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路，其中通過形成串行互連的至少一個(gè)串行鏈路來接收存儲(chǔ)器存取指令，并且其中所述至少一個(gè)串行鏈路為共享的雙向串行鏈路、單向串行鏈路、全雙工串行鏈路、或半雙工串行鏈路中的一個(gè)。
15.根據(jù)權(quán)利要求13所述的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路，其中存儲(chǔ)器存取指令包括優(yōu)先級(jí)指示符，用于為特定存儲(chǔ)器存取指令指示其相對于其它存儲(chǔ)器存取指令的優(yōu)先級(jí)。
16.根據(jù)權(quán)利要求15所述的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路，其中按優(yōu)先級(jí)的順序來執(zhí)行緩沖的存儲(chǔ)器存取指令，使得在具有較低優(yōu)先級(jí)的存儲(chǔ)器存取指令之前執(zhí)行具有較高優(yōu)先級(jí)的存儲(chǔ)器存取指令。
17.根據(jù)權(quán)利要求15所述的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路，其中具有較高優(yōu)先級(jí)的存儲(chǔ)器存取指令中斷對具有較低優(yōu)先級(jí)的存儲(chǔ)器存取指令的執(zhí)行。
18.根據(jù)權(quán)利要求13所述的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路，其中按照緩沖的存儲(chǔ)器存取指令被接收的順序來執(zhí)行所述緩沖的存儲(chǔ)器存取指令，或者其中按照與緩沖的存儲(chǔ)器存取指令被接收的順序不同的順序來執(zhí)行所述緩沖的存儲(chǔ)器存取指令。
19.根據(jù)權(quán)利要求13所述的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路，其中存儲(chǔ)器存取指令包括用于存儲(chǔ)器讀存取的至少的存儲(chǔ)器地址和讀命令，并且其中存儲(chǔ)器存取指令包括用于存儲(chǔ)器寫存取的至少的存儲(chǔ)器地址、要被寫入的數(shù)據(jù)以及寫命令。
20.根據(jù)權(quán)利要求19所述的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路，其中存儲(chǔ)器存取指令進(jìn)一步包括使從存儲(chǔ)器返回的信息的接收方能夠?qū)⒎祷氐男畔⑴c相應(yīng)的存儲(chǔ)器存取指令相關(guān)聯(lián)的標(biāo)識(shí)符。
21.根據(jù)權(quán)利要求13所述的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路，其中通過以下至少一個(gè)條件的出現(xiàn)來阻止對另外的存儲(chǔ)器存取指令的接收，所述至少一個(gè)條件包括響應(yīng)于對一個(gè)或多個(gè)緩沖的存儲(chǔ)器存取指令的執(zhí)行，通過所述串行互連返回的信息阻止對另外的存儲(chǔ)器存取指令的接收，或者所述緩沖器滿或接近滿。
22.根據(jù)權(quán)利要求13所述的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路，其中所述動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路響應(yīng)于對阻塞指令的接收，以終止在所述串行互連上發(fā)送信息從而使得能夠接收至少一個(gè)存儲(chǔ)器存取指令。
23.根據(jù)權(quán)利要求13所述的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路，進(jìn)一步包括刪除已經(jīng)緩沖的存儲(chǔ)器存取指令。
24.根據(jù)權(quán)利要求15所述的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路，進(jìn)一步包括改變已經(jīng)緩沖的存儲(chǔ)器存取指令的優(yōu)先級(jí)指示符。
25.根據(jù)權(quán)利要求13所述的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路，被實(shí)現(xiàn)在與至少一個(gè)數(shù)據(jù)處理器和至少一個(gè)存儲(chǔ)器控制器結(jié)合的設(shè)備中，其中所述串行互連連接所述存儲(chǔ)器控制器和所述動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路。
全文摘要
一種動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路(30)，包括與串行互連(26)的接口，其中所述接口被配置為通過所述串行互連(26)接收多個(gè)存儲(chǔ)器存取指令；以及緩沖器(32)，被配置為在由動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器集成電路執(zhí)行緩沖的存儲(chǔ)器存取指令之前，存儲(chǔ)多個(gè)存儲(chǔ)器存取指令。通過形成所述串行互連的至少一個(gè)串行鏈路來接收存儲(chǔ)器存取指令，并且至少一個(gè)串行鏈路可以是共享的雙向串行鏈路或單向串行鏈路。
文檔編號(hào)G06F13/16GK102449697SQ201080024091
公開日2012年5月9日 申請日期2010年5月10日 優(yōu)先權(quán)日2009年6月2日
發(fā)明者E·T·阿霍, J·A·尼卡拉, K·K·庫西林納 申請人:諾基亞公司