專利名稱：一種針對phy高速接口電路的bist自動測試電路及測試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及自動測試領(lǐng)域，尤其是涉及用于ATE(Automatic Test Equipment,即自動化測試設(shè)備)測試機(jī)臺的測試方法學(xué)領(lǐng)域，更具體而言涉及一種針對PHY (Physical Layer，即物理層)高速接口電路的BIST (Built-in klf-Test，即內(nèi)建自測)測試電路和測試方法。
背景技術(shù)：
集成電路測試對集成電路的發(fā)展具有重要意義，其不僅是指導(dǎo)產(chǎn)品設(shè)計、生產(chǎn)和使用的重要依據(jù)，而且是提高產(chǎn)品質(zhì)量和可靠性、進(jìn)行全面質(zhì)量管理的有效措施。隨著集成電路領(lǐng)域的發(fā)展，一些接口電路由于運行速度非常高，所以其數(shù)字電路設(shè)計逐漸被全定制的高速模擬電路(PHY)所代替。目前，對這些PHY高速接口電路的測試有著前所未有的巨大挑戰(zhàn)。之所以這樣，一方面是因為這些接口電路本身所具有的高速特性使得在ATE測試機(jī)臺上對該接口的輸出信號捕捉具有很大困難，而升級或更換現(xiàn)有測試設(shè)備又意味著巨大的經(jīng)濟(jì)代價；另一方面是由于這些全定制的接口模塊具有獨立性和不可控制性，因而造成相關(guān)測試變成了一種黑盒測試，無法通過插入掃描鏈等常用的可測型設(shè)計技術(shù)提高其可控和可觀性，進(jìn)而使得傳統(tǒng)的測試方法只剩下在電路外圍接口對其輸出進(jìn)行直接觀測的手段可用，而這種方式也具有極大的復(fù)雜度和極高的測試成本。考慮到上面所述現(xiàn)有技術(shù)的發(fā)展?fàn)顩r，為了適應(yīng)各種PHY高速接口電路的測試需求，并獲得穩(wěn)定的輸出以及相對低廉的測試成本，需要找到一種有效的測試方法來對PHY 高速接口電路進(jìn)行專門測試。這種測試方法應(yīng)做到(1)測試數(shù)據(jù)具有較高的復(fù)雜度，盡可能模擬各種實際工作狀況；(2)對被測電路進(jìn)行實速測試，覆蓋到被測PHY高速接口電路的真實工作頻率；(3)在被測電路內(nèi)部對PHY高速接口電路的輸入輸出進(jìn)行比較和判斷，將判斷結(jié)果直接輸出片外，以避免接口引腳或ATE測試機(jī)臺本身參數(shù)配置較低而引起的測試限制，控制測試成本，并提高測試結(jié)果的穩(wěn)定性。

發(fā)明內(nèi)容
本發(fā)明目的在于克服現(xiàn)有PHY高速接口電路測試方法所存在的上述一種或多種不足，從而提供一種全面的、兼容各種類型PHY高速接口電路、對電路輸出引腳和ATE測試設(shè)備要求低的、和/或易于實現(xiàn)和測量的測試電路及測試方法。根據(jù)本發(fā)明的一個方面，提供了一種針對PHY高速接口電路的BIST自動測試電路，其特征在于，所述BIST自動測試電路包括
BIST控制電路，其用于生成輸出端測試控制信號、測試數(shù)據(jù)信號以及輸入端測試控制
信號；
第一選擇器，其用于在輸出端實際控制信號、實際待發(fā)送數(shù)據(jù)和由所述BIST控制電路生成的輸出端測試控制信號、測試發(fā)送數(shù)據(jù)信號之間進(jìn)行選擇；第二選擇器，其用于在輸入端實際控制信號和由所述BIST控制電路生成的輸入端測試控制信號之間進(jìn)行選擇；
所述第一選擇器和所述第二選擇器的輸出端耦合至所述PHY高速接口電路， 其中，所述PHY高速接口電路的輸出信號被環(huán)回至該高速接口電路的輸入端。優(yōu)選地，當(dāng)在正常工作模式下時，所述第一選擇器選擇將所述輸出端實際控制信號及實際待發(fā)送數(shù)據(jù)輸出至所述PHY高速接口電路；當(dāng)在測試模式下時，所述第一選擇器選擇將來自于所述BIST控制電路的用于測試用途的所述輸出端測試控制信號和測試發(fā)送數(shù)據(jù)信號輸出至所述PHY高速接口電路。優(yōu)選地，當(dāng)在正常工作模式下時，所述第二選擇器選擇將所述輸入端實際控制信號輸出至所述PHY高速接口電路；當(dāng)在測試模式下時，第二選擇器選擇將來自于BIST控制電路的輸入端測試控制信號輸出至所述PHY高速接口電路。優(yōu)選地，當(dāng)在測試模式下時，當(dāng)所述PHY高速接口電路接收到來自于所述第一選擇器和所述第二選擇器的輸出端測試控制信號、測試發(fā)送數(shù)據(jù)信號以及輸入端測試控制信號之后，如果所述輸出端測試控制信號與所述輸入端測試控制信號握手成功，則所述PHY 高速接口電路的輸出信號被在所述高速接口電路內(nèi)部或通過所述高速接口電路的外部連接直接回饋到該P(yáng)HY高速接口電路的輸入端，作為環(huán)回后輸入端數(shù)據(jù)信號。優(yōu)選地，所述環(huán)回后輸入端數(shù)據(jù)信號被傳送至所述BIST控制電路，所述BIST控制電路將其接收到的所述環(huán)回后輸入端數(shù)據(jù)信號與預(yù)存儲的期望數(shù)據(jù)信號進(jìn)行比較，以判斷環(huán)回后輸入端數(shù)據(jù)信號的正確性。根據(jù)本發(fā)明的另一個方面，提供了一種針對PHY高速接口電路的測試方法，其步驟如下
設(shè)置BIST控制電路，使其生成輸出端測試控制信號、測試數(shù)據(jù)信號以及輸入端測試控制信號；
采用第一選擇器對輸出端實際控制信號、實際待發(fā)送數(shù)據(jù)和由所述BIST控制電路生成的輸出端測試控制信號、測試發(fā)送數(shù)據(jù)信號進(jìn)行選擇；
采用第二選擇器對輸入端實際控制信號和由所述BIST控制電路生成的輸入端測試控制信號進(jìn)行選擇；
將所述第一選擇器和所述第二選擇器的選擇結(jié)果信號輸出至所述PHY高速接口電路， 其中，所述PHY高速接口電路的輸出信號被環(huán)回至該高速接口電路的輸入端。優(yōu)選地，當(dāng)在正常工作模式下時，所述第一選擇器選擇所述輸出端實際控制信號及實際待發(fā)送數(shù)據(jù)作為其選擇結(jié)果信號而輸出至所述PHY高速接口電路；當(dāng)在測試模式下時，所述第一選擇器選擇來自于所述BIST控制電路的用于測試用途的所述輸出端測試控制信號和測試發(fā)送數(shù)據(jù)信號作為其選擇結(jié)果信號而輸出至所述PHY高速接口電路。優(yōu)選地，當(dāng)在正常工作模式下時，所述第二選擇器將所述輸入端實際控制信號作為其選擇結(jié)果信號輸出至所述PHY高速接口電路；當(dāng)在測試模式下時，第二選擇器將來自于BIST控制電路的輸入端測試控制信號作為其選擇結(jié)果信號輸出至所述PHY高速接口電路。優(yōu)選地，當(dāng)在測試模式下時，當(dāng)所述PHY高速接口電路接收到來自于所述第一選擇器和所述第二選擇器的選擇結(jié)果信號之后，如果所述輸出端測試控制信號與所述輸入端測試控制信號握手成功，則所述PHY高速接口電路的輸出信號被在所述高速接口電路內(nèi)部或通過所述高速接口電路的外部連接直接回饋到該P(yáng)HY高速接口電路的輸入端，作為環(huán)回后輸入端數(shù)據(jù)信號。優(yōu)選地，所述環(huán)回后輸入端數(shù)據(jù)信號被傳送至所述BIST控制電路，所述BIST控制電路將其接收到的所述環(huán)回后輸入端數(shù)據(jù)信號與預(yù)存儲的期望數(shù)據(jù)信號進(jìn)行比較，以判斷環(huán)回后輸入端數(shù)據(jù)信號的正確性。優(yōu)選地，所述BIST自動測試電路還包括模擬電路參數(shù)控制掃描鏈，其用于在測試開始之前通過掃描的方式將被測PHY高速接口電路和時鐘發(fā)生電路的預(yù)定配置參數(shù)移入掃描寄存器中。優(yōu)選地，所述BIST控制電路能夠生成與輸出端控制信號相匹配的數(shù)據(jù)信號，該數(shù)據(jù)信號為隨機(jī)產(chǎn)生或自定義的。通過采用本發(fā)明所述的技術(shù)方案使得本發(fā)明具有下述至少一個優(yōu)點
1.測試數(shù)據(jù)具有較高的復(fù)雜度，可以以隨機(jī)或指定的方式模擬各種實際工作狀況；
2.對被測電路進(jìn)行實速測試，覆蓋到被測PHY高速接口電路的真實工作頻率；
3.在被測電路內(nèi)部對PHY高速接口電路的輸入輸出進(jìn)行比較和判斷，將判斷結(jié)果直接輸出片外，以避免接口引腳或ATE測試機(jī)臺本身參數(shù)配置較低而引起的測試限制，控制測試成本，并提高測試結(jié)果的穩(wěn)定性；
4.本發(fā)明的測試電路以模塊為組織形式，可以在實速模式下對PHY高速接口電路進(jìn)行有效的測試，并判斷其輸出的正確性，在測試結(jié)束時直接輸出測試結(jié)果，硬件開銷小，控制簡單，降低了 ATE所使用的測試向量的復(fù)雜度和測試時間。


圖1是根據(jù)本發(fā)明的第一實施例的針對DDR(Double Data Rate，即雙數(shù)據(jù)速率) PHY高速接口電路的測試電路的結(jié)構(gòu)框圖。圖2是根據(jù)本發(fā)明的第二實施例的針對HT (Hyper Transport,即超傳輸)PHY高速接口電路的測試電路的結(jié)構(gòu)框圖。
具體實施例方式某些術(shù)語在本申請文件中自始至終用來指示特定系統(tǒng)部件。如本領(lǐng)域的技術(shù)人員將認(rèn)識到的那樣，通常可以用不同的名稱來指示相同的部件，因而本申請文件不意圖區(qū)別那些只是在名稱上不同而不是在功能方面不同的部件。在本申請文件中，以開放的形式使用術(shù)語“包括”、“包含”和“具有”，并且因此應(yīng)將其解釋為意指“包括但不限于…”。下面結(jié)合本發(fā)明的優(yōu)選實施例對本發(fā)明作進(jìn)一步詳細(xì)的描述。如前所述，本發(fā)明旨在提供一種針對PHY高速接口電路的BIST自動測試電路及其測試方法。BIST自動測試是在設(shè)計電路時在電路中植入內(nèi)建自測試電路(即將該內(nèi)建自測試電路同功能電路集成在同一個芯片上)，這樣就使得在完成芯片加工后，可以利用所附加的內(nèi)建自測試電路對芯片本身進(jìn)行測試，以提供自我測試功能，以此降低器件測試對自動測試設(shè)備ATE的依賴程度。這種內(nèi)建自測試電路有兩種工作模式一種是自測試模式，另一種是正常工作模式，在正常工作模式時，自測試電路不起作用。BIST是一種DFT (Design for Testability,即可測性設(shè)計)技術(shù)，它可以應(yīng)用于幾乎所有電路。采用BIST技術(shù)可以實現(xiàn)如下優(yōu)點
1、可以簡化外部測試設(shè)備。外部測試設(shè)備在這種測試模式下，僅僅完成初始化內(nèi)建自測試邏輯和提供同步時鐘，以及檢查比對邏輯的輸出以判斷待測試邏輯是否正常。如果內(nèi)建自測試邏輯設(shè)計有自己的時鐘，則外部測試設(shè)備只需要完成初始化和觀察有無錯誤信息送出即可；
2、可以提高測試效率。由于內(nèi)建測試邏輯與被測試邏輯是在相同的環(huán)境下工作，所以可以在被測試電路的正常工作速度下對它進(jìn)行檢測，這樣既可提高測試速度，同時也檢查了電路的動態(tài)特性；
3、便于電子系統(tǒng)的維護(hù)和調(diào)試。外部電路可以方便地控制電路的工作方式，確定內(nèi)建自測試電路是否發(fā)生了故障。因此這樣的集成電路具有良好的自測試功能和故障定位功能；
4、可以降低測試成本、提高錯誤覆蓋率、縮短測試所需時間、以及方便客戶服務(wù)。本發(fā)明正是利用了 BIST技術(shù)的上述特征和優(yōu)點而實現(xiàn)的，下面將參照附圖來詳細(xì)描述本發(fā)明的各優(yōu)選實施方式。圖1示出了根據(jù)本發(fā)明第一實施例的針對DDR PHY高速接口電路的測試電路的結(jié)構(gòu)框圖。如圖1所示，DRAM (Dynamic Random Access Memory,動態(tài)隨機(jī)存取存儲器)控制器10為在正常模式下用于生成DDR總線的控制信號及數(shù)據(jù)信號的信號生成電路。BIST控制電路11為本發(fā)明所涉及的核心模塊，其具體配置和功能在之后將會詳述。第一選擇器12的兩個輸入端分別與DRAM控制器10的一個輸出端及BIST控制電路11的一個輸出端耦合；第二選擇器13的兩個輸入端分別與DRAM控制器10的另一個輸出端及BIST控制電路11的另一個輸出端耦合；第一、第二選擇器12、13的輸出端均耦合至 DDR PHY 14;這兩個選擇器用于選擇DRAM控制器10輸出的信號和BIST控制電路11輸出的信號。DDR PHY 14為被測PHY高速接口電路，該電路根據(jù)總線協(xié)議具有內(nèi)建的環(huán)回 (loopback)模式，并已經(jīng)開啟。PLL (Phase Lock Loop,即為鎖相環(huán))電路15為時鐘信號生成電路，用于為BIST 控制電路11和DDR PHY 14等提供正常模式及測試模式下的時鐘信號。根據(jù)本發(fā)明的優(yōu)選實施例，PLL電路15及DDR PHY 14的預(yù)定配置參數(shù)由圖1中所示的掃描寄存器16通過掃描方式輸入并分別提供給PLL電路15及DDR PHY 14，以對所述PLL電路15及DDR PHY 14 進(jìn)行初始配置。在測試開始時，首先通過ATPG (Automatic Test Pattern Genaration，即自動測試圖形向量生成)掃描模式由模擬電路參數(shù)控制掃描鏈將前述預(yù)定配置參數(shù)順序地移入掃描寄存器16內(nèi)，然后將所移入的預(yù)定配置參數(shù)輸入到PLL電路15和DDR PHY 14中以分別對其進(jìn)行配置；待配置結(jié)束后，退出掃描模式，進(jìn)入PHYBIST模式。DRAM控制器10用于生成正常工作模式下的DDR總線輸出端實際控制信號及正常的待發(fā)送數(shù)據(jù)信號，之后將所生成的DDR總線輸出端實際控制信號及正常待發(fā)送數(shù)據(jù)信號輸出至第一選擇器12。與此同時，DRAM控制器10還生成DDR總線輸入端實際控制信號，并將所生成的該DDR總線輸入端實際控制信號輸出至第二選擇器13。BIST控制電路11生成用于測試用途的DDR總線輸出端測試控制信號和測試數(shù)據(jù)信號，之后還將其所生成的DDR總線輸出端測試控制信號和測試數(shù)據(jù)信號送至第一選擇器 12。與此同時，BIST控制電路11還生成用于測試用途的DDR總線輸入端測試控制信號，并將所生成的該DDR總線輸入端測試控制信號輸出至第二選擇器13。第一選擇器12對其各輸入端分別接收到的來自DRAM控制器10的DDR總線輸出端實際控制信號及正常的待發(fā)送數(shù)據(jù)信號和來自BIST控制電路11的DDR總線輸出端測試控制信號和測試數(shù)據(jù)信號進(jìn)行選擇。如果目前處于正常工作模式，則第一選擇器12選擇輸出來自于DRAM控制器10的DDR總線輸出端實際控制信號及正常的待發(fā)送數(shù)據(jù)信號；如果目前處于PHYBIST測試模式，則第一選擇器12選擇輸出來自于BIST控制電路11的DDR總線輸出端測試控制信號和測試數(shù)據(jù)信號。同理，當(dāng)處于正常工作模式時，第二選擇器13選擇輸出來自于DRAM控制器10的 DDR總線輸入端實際控制信號；而當(dāng)處于PHYBIST測試模式時，第二選擇器13選擇輸出來自于BIST控制電路11的DDR總線輸入端測試控制信號。當(dāng)在PHYBIST測試模式下時，第一選擇器12將其選擇結(jié)果信號(即來自于BIST控制電路11的用于測試用途的DDR總線輸出端測試控制信號和測試數(shù)據(jù)信號)輸出至DDR PHY 14。與此同時，第二選擇器13也將其選擇結(jié)果信號(即來自于BIST控制電路11的DDR 總線輸入端測試控制信號)輸出至DDR PHY 14中。當(dāng)在PHYBIST測試模式下時，DDR PHY 14在接收到來自于第一選擇器12和第二選擇器13分別傳送而來的位于DDR總線兩側(cè)的DDR總線輸出端測試控制信號、測試數(shù)據(jù)信號以及DDR總線輸入端測試控制信號之后，如果作為握手信號的所述DDR總線輸出端測試控制信號和DDR總線輸入端測試控制信號成功握手，則所述測試數(shù)據(jù)信號才會被所述DDR PHY 14成功傳輸。當(dāng)在PHYBIST測試模式下且上述握手成功時，由于本實施例中的所述DDR PHY 14 工作在環(huán)回模式下，所以該DDR PHY 14的輸出信號(即所述測試數(shù)據(jù)信號)又被直接回饋到該DDR PHY 14的輸入端，作為環(huán)回后輸入端數(shù)據(jù)信號，該環(huán)回后輸入端數(shù)據(jù)信號穿過DDR PHY 14 (如圖1中附圖標(biāo)記17所示)，之后被同時傳送到BIST控制電路11以及DRAM控制器10中。在此需要說明的是，當(dāng)在PHYBIST測試模式下時，雖然DRAM控制器10接收到了所述環(huán)回后輸入端數(shù)據(jù)信號17，但由于目前該DRAM控制器10處于不工作狀態(tài)，所以其不對該信號17進(jìn)行任何響應(yīng)或處理。當(dāng)在PHYBIST測試模式下BIST控制電路11接收到所述DDR PHY14傳回的環(huán)回后輸入端數(shù)據(jù)信號之后，BIST控制電路11內(nèi)部的比較器(圖1中未示出)將所接收到的環(huán)回后輸入端數(shù)據(jù)信號與BIST控制電路11的堆棧中所存儲的期望數(shù)據(jù)信號(即為理想的正確值)進(jìn)行比較(例如按照序列順序逐一進(jìn)行比較)，以判斷環(huán)回之后的數(shù)據(jù)信號的正確性，從而測試DDR物理層的輸入輸出端口在高速模式下是否會產(chǎn)生傳輸錯誤。之后，將比較結(jié)果記錄在內(nèi)置存儲器(圖1中未示出)中并最終作為測試結(jié)果通過測試結(jié)果輸出電路(圖1中未示出)輸出到整個芯片之外。圖2示出了本發(fā)明的第二實施例。其中，HT (超傳輸)總線控制器20為在正常模式下用于生成HyperTransport (超傳輸)總線的控制信號及數(shù)據(jù)信號的信號生成電路。BIST控制電路21為本發(fā)明所涉及的核心模塊，其具體配置和功能在之后將會詳述。第一選擇器22的兩個輸入端分別與HT總線控制器20的一個輸出端及BIST控制電路21的一個輸出端耦合；第二選擇器23的兩個輸入端分別與HT總線控制器20的另一個輸出端及BIST控制電路21的另一個輸出端耦合；第一選擇器22的輸出端耦合至TX(發(fā)送)PHY 241 ；第二選擇器23的輸出端耦合至RX (接收)PHY 242;這兩個選擇器用于選擇 HT總線控制器20輸出的信號和BIST控制電路21輸出的信號。TX PHY 241和RX PHY 242為被測PHY高速接口電路，其中TX PHY 241為輸出接口電路，RX PHY 242為輸入接口電路。這兩個電路不具有內(nèi)建的環(huán)回(Loopback)模式，因此需要在兩個電路外部將TX PHY 241的輸出連接到RX PHY 242的輸入端。PLL (Phase Lock Loop,即為鎖相環(huán))電路25為時鐘信號生成電路，用于為BIST 控制電路21和RX PHY 242等提供正常模式及測試模式下的時鐘信號。根據(jù)本發(fā)明的優(yōu)選實施例，PLL電路25及TX PHY 241/RX PHY 242的預(yù)定配置參數(shù)由圖2中所示的掃描寄存器26通過掃描方式輸入并分別提供給PLL電路25及TX PHY 241/RX PHY M2，以對所述 PLL電路25及TX PHY 241/RX PHY 242進(jìn)行初始配置。在測試開始時，首先通過ATPG (Automatic Test Pattern Genaration，即自動測試圖形向量生成)掃描模式由模擬電路參數(shù)控制掃描鏈將前述預(yù)定配置參數(shù)順序地移入掃描寄存器26內(nèi)，然后將所移入的預(yù)定配置參數(shù)輸入到PLL電路25和TX PHY 241/RX PHY 242中以分別對其進(jìn)行配置；待配置結(jié)束后，退出掃描模式，進(jìn)入PHYBIST模式。在PHYBIST模式下，HT總線控制器20生成正常的HT總線輸出端實際控制信號及正常待發(fā)送數(shù)據(jù)信號，之后將所生成的HT總線輸出端實際控制信號及正常待發(fā)送數(shù)據(jù)信號輸出至第一選擇器22。與此同時，HT總線控制器20還生成HT總線輸入端實際控制信號，并將所生成的HT總線輸入端實際控制信號輸出至第二選擇器23。BIST控制電路21生成用于測試用途的HT總線輸出端測試控制信號和測試數(shù)據(jù)信號，之后還將用于測試用途的HT總線輸出端測試控制信號和測試數(shù)據(jù)信號送至第一選擇器22。與此同時，BIST控制電路21還生成用于測試用途的HT總線輸入端測試控制信號， 并將所生成的該HT總線輸入端測試控制信號輸出至第二選擇器23。第一選擇器22對其各輸入端分別接收到的來自HT總線控制器20的正常的HT總線輸出端實際控制信號及正常待發(fā)送數(shù)據(jù)信號和來自BIST控制電路21的用于測試用途的 HT總線輸出端測試控制信號和測試數(shù)據(jù)信號進(jìn)行選擇。如果目前處于正常工作模式，則第一選擇器22選擇輸出來自于HT總線控制器20的HT總線輸出端實際控制信號及正常待發(fā)送數(shù)據(jù)信號；如果目前處于測試模式，則第一選擇器12選擇輸出來自于BIST控制電路21 的用于測試用途的HT總線輸出端測試控制信號和測試數(shù)據(jù)信號。同理，當(dāng)處于正常工作模式時，第二選擇器23選擇輸出來自HT總線控制器20的 HT總線輸入端實際控制信號；而當(dāng)處于PHYBIST測試模式時，第二選擇器23選擇輸出來自于BIST控制電路21的HT總線輸入端測試控制信號。
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當(dāng)在測試模式下時，第一選擇器22將其選擇結(jié)果信號(即來自于BIST控制電路21 的用于測試用途的HT總線輸出端測試控制信號和測試數(shù)據(jù)信號輸出至TX PHY 241。與此同時，第二選擇器23將其選擇結(jié)果信號(即來自于BIST控制電路21的用于測試用途的HT 總線輸入端測試控制信號)輸出至RX PHY 2420當(dāng)在PHYBIST測試模式下時，TX PHY 241和RX PHY 242在分別接收到來自于第一選擇器22和第二選擇器23傳送而來的HT總線輸出端測試控制信號、測試數(shù)據(jù)信號以及 HT總線輸入端測試控制信號之后，如果作為握手信號的所述HT總線輸出端測試控制信號和HT總線輸入端測試控制信號成功握手，則所述測試數(shù)據(jù)信號才會被所述TX PHY 241和 RX PHY 242成功傳輸。當(dāng)在PHYBIST測試模式下且上述握手成功之后，由于本實施例中的所述TX PHY 241與RX PHY 242在外部進(jìn)行了環(huán)回連接，所以TX PHY 241的輸出信號(即所述測試數(shù)據(jù)信號)又被直接接到RX PHY 242的輸入端口成為環(huán)回后輸入端數(shù)據(jù)信號。該環(huán)回后輸入端數(shù)據(jù)信號穿過RX PHY M2，之后被同時傳送到BIST控制電路21以及HT總線控制器20中。與第一實施例同理，當(dāng)在PHYBIST測試模式下時，雖然HT總線控制器20接收到了所述環(huán)回后輸入端數(shù)據(jù)信號，但由于目前該HT總線控制器20處于不工作狀態(tài)，所以其不對該信號進(jìn)行任何響應(yīng)或處理。當(dāng)在PHYBIST測試模式下，BIST控制電路21接收到所述RX PHY 242傳回的環(huán)回后輸入端數(shù)據(jù)信號之后，BIST控制電路21內(nèi)部的比較器(圖2中未示出)將所接收到的環(huán)回后輸入端數(shù)據(jù)信號與BIST控制電路21的堆棧中所存儲的期望數(shù)據(jù)信號(即為理想的正確值)進(jìn)行比較(例如按照序列順序逐一進(jìn)行比較)，以判斷環(huán)回之后的數(shù)據(jù)信號的正確性， 從而測試物理層的輸入輸出端口在高速模式下是否會產(chǎn)生傳輸錯誤。之后，將比較結(jié)果記錄在內(nèi)置存儲器(圖2中未示出)中并最終作為測試結(jié)果通過測試結(jié)果輸出電路輸出到整個芯片之外。通過上述兩個實施例的描述，本發(fā)明的優(yōu)點是明顯的。本發(fā)明克服了傳統(tǒng)的PHY 高速接口電路測試方法的不足，可行性好，測試結(jié)果真實準(zhǔn)確。以上描述的僅僅是本發(fā)明的優(yōu)選實施例，以便本領(lǐng)域技術(shù)人員能夠?qū)崿F(xiàn)或者使用本發(fā)明公開的內(nèi)容。但是以上這些實施例并不是窮舉的，對于本領(lǐng)域技術(shù)人員來說，對這些公開內(nèi)容的各種修改都是顯而易見的，并且本領(lǐng)域技術(shù)人員在本發(fā)明的精神和范圍之內(nèi)所得到的任何修改、變換、替換的技術(shù)方案均落入本發(fā)明的保護(hù)范圍之內(nèi)。此外，前述實施例中包含的各步驟、各部件之間的先后順序只是優(yōu)選的，而本發(fā)明并不僅限于此，本領(lǐng)域技術(shù)人員可以在不背離本發(fā)明精神的情況下對上述順序進(jìn)行調(diào)整，并且調(diào)整之后所得到的技術(shù)方案仍落入本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種針對PHY高速接口電路的BIST自動測試電路，其特征在于，所述BIST自動測試電路包括BIST控制電路，其用于生成輸出端測試控制信號、測試數(shù)據(jù)信號以及輸入端測試控制信號；第一選擇器，其用于在輸出端實際控制信號、實際待發(fā)送數(shù)據(jù)和由所述BIST控制電路生成的輸出端測試控制信號、測試發(fā)送數(shù)據(jù)信號之間進(jìn)行選擇；第二選擇器，其用于在輸入端實際控制信號和由所述BIST控制電路生成的輸入端測試控制信號之間進(jìn)行選擇；所述第一選擇器和所述第二選擇器的輸出端耦合至所述PHY高速接口電路，其中，所述PHY高速接口電路的輸出信號被環(huán)回至該高速接口電路的輸入端。
2.如權(quán)利要求1所述的BIST自動測試電路，其特征在于，當(dāng)在正常工作模式下時，所述第一選擇器選擇將所述輸出端實際控制信號及實際待發(fā)送數(shù)據(jù)輸出至所述PHY高速接口電路；當(dāng)在測試模式下時，所述第一選擇器選擇將來自于所述BIST控制電路的用于測試用途的所述輸出端測試控制信號和測試發(fā)送數(shù)據(jù)信號輸出至所述PHY高速接口電路。
3.如權(quán)利要求1所述的BIST自動測試電路，其特征在于，當(dāng)在正常工作模式下時，所述第二選擇器選擇將所述輸入端實際控制信號輸出至所述 PHY高速接口電路；當(dāng)在測試模式下時，第二選擇器選擇將來自于BIST控制電路的輸入端測試控制信號輸出至所述PHY高速接口電路。
4.如權(quán)利要求2或3所述的BIST自動測試電路，其特征在于，當(dāng)在測試模式下時，當(dāng)所述PHY高速接口電路接收到來自于所述第一選擇器和所述第二選擇器的輸出端測試控制信號、測試發(fā)送數(shù)據(jù)信號以及輸入端測試控制信號之后，如果所述輸出端測試控制信號與所述輸入端測試控制信號握手成功，則所述PHY高速接口電路的輸出信號被在所述高速接口電路內(nèi)部或通過所述高速接口電路的外部連接直接回饋到該P(yáng)HY高速接口電路的輸入端，作為環(huán)回后輸入端數(shù)據(jù)信號。
5.如權(quán)利要求4所述的BIST自動測試電路，其特征在于，所述環(huán)回后輸入端數(shù)據(jù)信號被傳送至所述BIST控制電路，所述BIST控制電路將其接收到的所述環(huán)回后輸入端數(shù)據(jù)信號與預(yù)存儲的期望數(shù)據(jù)信號進(jìn)行比較，以判斷環(huán)回后輸入端數(shù)據(jù)信號的正確性。
6.一種針對PHY高速接口電路的測試方法，其步驟如下設(shè)置BIST控制電路，使其生成輸出端測試控制信號、測試數(shù)據(jù)信號以及輸入端測試控制信號；采用第一選擇器對輸出端實際控制信號、實際待發(fā)送數(shù)據(jù)和由所述BIST控制電路生成的輸出端測試控制信號、測試發(fā)送數(shù)據(jù)信號進(jìn)行選擇；采用第二選擇器對輸入端實際控制信號和由所述BIST控制電路生成的輸入端測試控制信號進(jìn)行選擇；將所述第一選擇器和所述第二選擇器的選擇結(jié)果信號輸出至所述PHY高速接口電路，其中，所述PHY高速接口電路的輸出信號被環(huán)回至該高速接口電路的輸入端。
7.如權(quán)利要求6所述的測試方法，其特征在于，當(dāng)在正常工作模式下時，所述第一選擇器選擇所述輸出端實際控制信號及實際待發(fā)送數(shù)據(jù)作為其選擇結(jié)果信號而輸出至所述PHY高速接口電路；當(dāng)在測試模式下時，所述第一選擇器選擇來自于所述BIST控制電路的用于測試用途的所述輸出端測試控制信號和測試發(fā)送數(shù)據(jù)信號作為其選擇結(jié)果信號而輸出至所述PHY 高速接口電路。
8.如權(quán)利要求6所述的測試方法，其特征在于，當(dāng)在正常工作模式下時，所述第二選擇器將所述輸入端實際控制信號作為其選擇結(jié)果信號輸出至所述PHY高速接口電路；當(dāng)在測試模式下時，第二選擇器將來自于BIST控制電路的輸入端測試控制信號作為其選擇結(jié)果信號輸出至所述PHY高速接口電路。
9.如權(quán)利要求7或8所述的測試方法，其特征在于，當(dāng)在測試模式下時，當(dāng)所述PHY高速接口電路接收到來自于所述第一選擇器和所述第二選擇器的選擇結(jié)果信號之后，如果所述輸出端測試控制信號與所述輸入端測試控制信號握手成功，則所述PHY高速接口電路的輸出信號被在所述高速接口電路內(nèi)部或通過所述高速接口電路的外部連接直接回饋到該P(yáng)HY高速接口電路的輸入端，作為環(huán)回后輸入端數(shù)據(jù)信號。
10.如權(quán)利要求9所述的測試方法，其特征在于，所述環(huán)回后輸入端數(shù)據(jù)信號被傳送至所述BIST控制電路，所述BIST控制電路將其接收到的所述環(huán)回后輸入端數(shù)據(jù)信號與預(yù)存儲的期望數(shù)據(jù)信號進(jìn)行比較，以判斷環(huán)回后輸入端數(shù)據(jù)信號的正確性。
全文摘要
本發(fā)明公開了一種針對PHY高速接口電路的BIST自動測試電路及測試方法。該測試電路包括具有控制信號和數(shù)據(jù)自動生成功能和結(jié)果比較功能的BIST控制電路，模擬電路參數(shù)控制掃描鏈，兩個選擇器，測試結(jié)果輸出電路。該測試方法步驟包括(1)進(jìn)入ATPG掃描模式；(2)通過掃描鏈配置PHY高速接口電路的參數(shù)及PLL電路的參數(shù)；(3)進(jìn)入PHYBIST測試模式；(4)開始自動生成測試向量，測量向量被輸入PHY高速接口電路；(5)數(shù)據(jù)通過內(nèi)建的環(huán)回方式返回，比較返回數(shù)據(jù)的正確性；(6)輸出測試結(jié)果。本發(fā)明的測試電路可以在實速模式下對PHY高速接口電路進(jìn)行有效的測試，硬件開銷小，控制簡單，降低了ATE所使用的測試向量的復(fù)雜度和測試時間。
文檔編號G06F11/267GK102567168SQ20101060724
公開日2012年7月11日 申請日期2010年12月27日 優(yōu)先權(quán)日2010年12月27日
發(fā)明者毛魯丁 申請人:北京國睿中數(shù)科技股份有限公司