專利名稱：用于對存儲器進行配置的系統(tǒng)和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字信號處理器設(shè)計領(lǐng)域，特別涉及一種用于對存儲器進行配置的系統(tǒng)和方法。
背景技術(shù)：
數(shù)字信號處理器(DSP)是一種適合于進行數(shù)字信號處理運算的微處理器，主要用于實時快速地實現(xiàn)各種數(shù)字信號處理的算法。數(shù)字信號處理器在計算機、通信以及消費類電子產(chǎn)品中有著廣泛應(yīng)用。隨著數(shù)字信號處理領(lǐng)域的發(fā)展，不斷增加的應(yīng)用需求和應(yīng)用場合給數(shù)字信號處理器提出了更高的要求，數(shù)字信號處理器必須適應(yīng)不同場合的需要。靜態(tài)隨機存儲器(SRAM)具有訪問速度快，可連續(xù)讀寫，直接地址訪問等優(yōu)點，在數(shù)字信號處理等領(lǐng)域中具有廣泛應(yīng)用。高速緩沖存儲器(Cache，簡稱為高速緩存)具有緩存低級別存儲器數(shù)據(jù)的功能，但在存取時需要進行標識位(tag)比較，且在不命中時需要替換， 因此訪問速度稍慢，在微處理器領(lǐng)域廣泛使用。在現(xiàn)代處理器設(shè)計中，在微處理器中加入向量指令，融合DSP與中央處理器(CPU)的功能，使DSP變成具有更強大的控制能力的數(shù)據(jù)處理器，已經(jīng)成為一種趨勢。具體地說，在一些場合下，DSP需要控制功能比較多，可以將存儲器配置成Cache 比例高一些；而在另外一些場合下，DSP需要數(shù)字信號處理能力比較強，可以將存儲器配置成SRAM比例高一些。然而，在現(xiàn)有技術(shù)中，對可動態(tài)配置的存儲器的研究多集中在SRAM基本單元結(jié)構(gòu)的設(shè)計上，這類設(shè)計硬件結(jié)構(gòu)復(fù)雜且配置成本較高。因此需要一種能夠動態(tài)地對存儲器進行配置的系統(tǒng)，該系統(tǒng)可以根據(jù)不同的應(yīng)用需求來配置存儲器中Cache和SRAM的比例和大小。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種能夠?qū)⒋鎯ζ鲃討B(tài)地配置成Cache和SRAM的系統(tǒng)和方法。所述系統(tǒng)可以根據(jù)需求來配置存儲器中的Cache和SRAM的比例和大小，從而能夠提供分別對Cache和SRAM進行訪問的功能。為了實現(xiàn)上述目的，根據(jù)本發(fā)明的一個實施例，提供一種用于對存儲器進行配置的系統(tǒng)，其特征在于，所述系統(tǒng)包括
存儲器；
配置寄存器，其保存Cache和SRAM的多個配置信息； 仲裁器，其與所述配置寄存器相耦合并接收來自所述存儲器外部的訪存請求； Cache控制器和SRAM控制器，所述Cache控制器和SRAM控制器被并行設(shè)置在所述仲裁器與所述存儲器之間，
其中所述仲裁器根據(jù)所述訪存請求以及所述配置寄存器中儲存的所述Cache和SRAM 的多個配置信息來判定如何將所述存儲器配置成Cache和SRAM，并將判定結(jié)果發(fā)送給所述Cache控制器和所述SRAM控制器，以及
其中所述Cache控制器和所述SRAM控制器根據(jù)所述仲裁器的判定結(jié)果分別發(fā)起對所述存儲器的操作。優(yōu)選地，所述存儲器包括標識存儲塊和數(shù)據(jù)存儲塊。優(yōu)選地，所述系統(tǒng)還包括第一數(shù)據(jù)選擇器和第二數(shù)據(jù)選擇器。第一數(shù)據(jù)選擇器被設(shè)置在所述Cache控制器和所述存儲器之間。第二數(shù)據(jù)選擇器被設(shè)置在所述SRAM控制器和所述存儲器之間。優(yōu)選地，所述Cache控制器根據(jù)所述仲裁器的判定結(jié)果產(chǎn)生對所述存儲器中的相應(yīng)標識存儲塊和數(shù)據(jù)存儲塊的控制信號。所述SRAM控制器根據(jù)所述仲裁器的判定結(jié)果產(chǎn)生對所述存儲器中的相應(yīng)數(shù)據(jù)存儲塊的控制信號。優(yōu)選地，由所述Cache控制器生成的控制信號包括標識控制信號和數(shù)據(jù)控制信號。由所述SRAM控制器生成的控制信號包括數(shù)據(jù)控制信號。優(yōu)選地，在通過Cache控制器發(fā)起對標識存儲塊的操作時，仲裁器指示第一數(shù)據(jù)選擇器選擇來自Cache控制器的標識控制信號，并且指示第二數(shù)據(jù)選擇器選擇來自Cache 控制器的數(shù)據(jù)控制信號；在通過SRAM控制器發(fā)起對數(shù)據(jù)存儲塊的操作時，仲裁器指示第一數(shù)據(jù)選擇器選擇空信號，并且指示第二數(shù)據(jù)選擇器選擇來自SRAM控制器的數(shù)據(jù)控制信號。優(yōu)選地，所述Cache和SRAM的多個配置信息包括SRAM的基地址、Cache和SRAM的比例和大小。進一步地，所述Cache和SRAM的多個配置信息由用戶通過編程寫入到配置寄存器中，并且可以由用戶進行修改。優(yōu)選地，在所述存儲器的一部分被配置為Cache時，配置的是Cache的組數(shù)，而 Cache的路數(shù)不變。優(yōu)選地，所述存儲器可以被配置成完全是Cache或者完全是SRAM的模式。存儲器按照配置的模式，例如Cache和SRAM的比例和Cache的路數(shù)，被布置成二維矩陣的形式。在該矩陣中，每個一維行都是Cache或SRAM的一種；每個一維列，在配置成 Cache時，表示Cache的不同路。在配置Cache和SRAM的大小時，Cache的大小必須是2的 η次方比特，而SRAM的大小為存儲器總大小減去Cache的大小。所述標識存儲塊在相應(yīng)數(shù)據(jù)存儲塊配置成Cache時，用作Cache的標志存儲器，而在相應(yīng)數(shù)據(jù)存儲塊配置成SRAM時， 不被使用。所述數(shù)據(jù)存儲塊在被配置成Cache時，用作Cache的數(shù)據(jù)存儲器，而在被配置成 SRAM時，用作SRAM的數(shù)據(jù)存儲器。在Cache和SRAM的配置信息改變，兩者相互切換時，需要由用戶手動刷新存儲器中對應(yīng)Cache的標識存儲塊和數(shù)據(jù)存儲塊，從而根據(jù)新的配置信息來重新配置存儲器。優(yōu)選地，來自所述存儲器外部的訪存請求可以包括訪存地址。根據(jù)本發(fā)明的另一個實施例，提供一種用于對存儲器進行配置的方法，其特征在于，所述方法包括以下步驟
由用戶對配置寄存器進行初始化，在配置寄存器中寫入Cache和SRAM的多個配置信
息；
由仲裁器接收來自存儲器外部的訪存請求，所述仲裁器根據(jù)所述訪存請求和在所述配置寄存器中的所述Cache和SRAM的多個配置信息來判定如何將存儲器配置成Cache和 SRAM,并且將判定結(jié)果發(fā)送給Cache控制器和SRAM控制器；由Cache控制器和SRAM控制器根據(jù)仲裁器的判定結(jié)果分別發(fā)起對存儲器的操作。優(yōu)選地，所述存儲器包括標識存儲塊和數(shù)據(jù)存儲塊。優(yōu)選地，將第一數(shù)據(jù)選擇器設(shè)置在所述Cache控制器和所述存儲器之間，以及將第二數(shù)據(jù)選擇器設(shè)置在所述SRAM控制器和所述存儲器之間。優(yōu)選地，所述Cache控制器根據(jù)所述仲裁器的判定結(jié)果產(chǎn)生對所述存儲器中的相應(yīng)標識存儲塊和數(shù)據(jù)存儲塊的控制信號。所述SRAM控制器根據(jù)所述仲裁器的判定結(jié)果產(chǎn)生對所述存儲器中的相應(yīng)數(shù)據(jù)存儲塊的控制信號。優(yōu)選地，由所述Cache控制器生成的控制信號包括標識控制信號和數(shù)據(jù)控制信號。由所述SRAM控制器生成的控制信號包括數(shù)據(jù)控制信號。優(yōu)選地，在通過Cache控制器發(fā)起對標識存儲塊的操作時，由仲裁器指示第一數(shù)據(jù)選擇器來選擇來自Cache控制器的標識控制信號，并且由仲裁器指示第二數(shù)據(jù)選擇器來選擇來自Cache控制器的數(shù)據(jù)控制信號；在通過SRAM控制器發(fā)起對數(shù)據(jù)存儲塊的操作時， 由仲裁器指示第一數(shù)據(jù)選擇器來選擇空信號，并且由仲裁器指示第二數(shù)據(jù)選擇器來選擇來自SRAM控制器的數(shù)據(jù)控制信號。優(yōu)選地，所述Cache和SRAM的多個配置信息包括SRAM的基地址、Cache和SRAM的比例和大小。優(yōu)選地，在所述存儲器的一部分被配置為Cache時，配置的是Cache的組數(shù)，而 Cache的路數(shù)不變。優(yōu)選地，所述存儲器可以被配置成完全是Cache或者完全是SRAM的模式。優(yōu)選地，來自所述存儲器外部的訪存請求可以包括訪存地址。通過實施根據(jù)本發(fā)明的系統(tǒng)和方法，本發(fā)明具有以下優(yōu)勢
1.可以將存儲器動態(tài)地配置成Cache和SRAM，并且兩者的比例和大小可以被調(diào)節(jié)，從而使存儲器可以適用于不同的應(yīng)用，靈活性高；
2.與現(xiàn)有技術(shù)相比，本發(fā)明的系統(tǒng)所用的控制邏輯比較少，從而有效地避免了Cache 和SRAM的控制沖突；
3.當存儲器被配置成一部分為Cache且另一部分為SRAM時，由于與全部配置成Cache 相比，本發(fā)明所使用的Cache的大小被減小了，因此在不需要大Cache的時候可以節(jié)省功
^^ ο


現(xiàn)在將參照附圖詳細描述本發(fā)明的實施例，在附圖中
圖1是根據(jù)本發(fā)明的實施例的用于對存儲器進行配置的系統(tǒng)的框圖； 圖2是根據(jù)本發(fā)明的實施例的所述系統(tǒng)中的存儲器配置的原理示意圖； 圖3是根據(jù)本發(fā)明的實施例的用于對存儲器進行配置的方法的流程圖。
具體實施例方式某些術(shù)語在本申請文件中自始至終用來指示特定系統(tǒng)部件。如本領(lǐng)域的技術(shù)人員將認識到的那樣，通?？梢杂貌煌拿Q來指示相同的部件，因而本申請文件不意圖區(qū)別那些只是在名稱上不同而不是在功能方面不同的部件。在本申請文件中，以開放的形式使用術(shù)語“包括”、“包含”和“具有”，并且因此應(yīng)將其解釋為意指“包括但不限于…”。數(shù)字信號處理器(DSP)是一種用于進行各種數(shù)字信號處理運算的計算機部件。在微處理器中集成DSP，增強處理器的數(shù)字信號處理功能，已經(jīng)成為一種非常流行的設(shè)計結(jié)構(gòu)。通常，在運行控制任務(wù)和靜態(tài)數(shù)據(jù)時，需要訪問速度稍慢的高速緩沖存儲器(Cache)來匹配內(nèi)核和主存之間的速度差異，而在處理大量實時信號時，則需要訪問速度較快的靜態(tài)隨機存儲器(SRAM)來提高訪問帶寬。本發(fā)明旨在提供一種能夠?qū)Υ鎯ζ鬟M行動態(tài)配置的系統(tǒng)和方法，從而使得存儲器能夠滿足不同的應(yīng)用需求。下面結(jié)合本發(fā)明的優(yōu)選實施例對本發(fā)明作進一步詳細的描述?，F(xiàn)在參考圖1，圖1是根據(jù)本發(fā)明的實施例的用于對存儲器進行配置的系統(tǒng)100的框圖。該系統(tǒng)100包括配置寄存器102、仲裁器104、Cache控制器106、SRAM控制器108 和存儲器110。在一個實施例中，存儲器110包括標識存儲塊110-1和數(shù)據(jù)存儲塊110-2。系統(tǒng) 100還包括第一數(shù)據(jù)選擇器112和第二數(shù)據(jù)選擇器114。配置寄存器102耦合到仲裁器104并且負責保存將存儲器110配置成Cache和 SRAM時所述Cache和SRAM的比例及大小的多個配置信息。最初由用戶對配置寄存器102進行初始化，將Cache和SRAM的多個配置信息寫入配置寄存器102中。這些配置信息包括SRAM的基地址、Cache和SRAM的比例和大小，但不限于此。當針對不同的應(yīng)用，需要改變存儲器中Cache和SRAM的比例或其他配置信息時， 也是由用戶通過編寫程序來對配置寄存器102中的內(nèi)容進行修改。仲裁器104接收來自系統(tǒng)100外部(例如來自外部處理器，圖1中未示出該處理器) 的訪存請求(即讀/寫數(shù)據(jù)請求)。 優(yōu)選地，訪存請求可以包括訪存地址。然后，仲裁器104根據(jù)訪存請求和配置寄存器102中的配置信息來判定如何配置存儲器110，并且將判定結(jié)果以信號的形式分別發(fā)送給Cache控制器106和SRAM控制器 108。Cache控制器106和SRAM控制器108并行地布置在仲裁器104和存儲器110之間。Cache控制器106和SRAM控制器108根據(jù)來自仲裁器104的信號(即判定結(jié)果)分別發(fā)起對存儲器110的操作。具體地說，響應(yīng)于來自仲裁器104的信號，Cache控制器106生成針對存儲器中的相應(yīng)標識存儲塊和數(shù)據(jù)存儲塊的Cache標識控制信號和Cache數(shù)據(jù)控制信號，SRAM控制器 108生成針對存儲器中的相應(yīng)數(shù)據(jù)存儲塊的SRAM數(shù)據(jù)控制信號。第一數(shù)據(jù)選擇器112被布置在Cache控制器106和存儲器110之間，第二數(shù)據(jù)選擇器114被布置在SRAM控制器108和存儲器110之間。在由Cache控制器106發(fā)起對標識存儲塊110-1的操作時，由仲裁器104發(fā)出指令信號給第一數(shù)據(jù)選擇器112，指示第一數(shù)據(jù)選擇器112選擇來自Cache控制器106的Cache標識控制信號，同時仲裁器104發(fā)出指令信號給第二數(shù)據(jù)選擇器114，指示第二數(shù)據(jù)選擇器114選擇來自Cache控制器106的Cache 數(shù)據(jù)控制信號。在通過SRAM控制器108發(fā)起對數(shù)據(jù)存儲塊110-2的操作時，仲裁器104指示第一數(shù)據(jù)選擇器112選擇空信號(即第一數(shù)據(jù)選擇器的輸入端接地)，并且指示第二數(shù)據(jù)選擇器114選擇來自SRAM控制器108的SRAM數(shù)據(jù)控制信號。由此，在存儲器110被配置成不同比例的Cache和SRAM時，可以實現(xiàn)對存儲器110 中的Cache和SRAM的分別訪問。優(yōu)選地，在存儲器110被配置成不同比例的Cache和SRAM時，存儲器110中的 Cache和SRAM可以被同時訪問。另夕卜，當針對另一應(yīng)用需求，用戶修改了配置寄存器102中的Cache和SRAM的配置信息(例如，它們的比例和大小)時，需要用戶手動刷新存儲器110，即將存儲器110清空， 以便于根據(jù)修改后的配置信息來重新配置存儲器110。利用本發(fā)明的系統(tǒng)，可以將存儲器動態(tài)地配置成Cache和SRAM，且兩者的比例和大小可調(diào)，因此使得存儲器能適用于不同的應(yīng)用，靈活性高。進一步地，與現(xiàn)有技術(shù)相比，在根據(jù)本發(fā)明的系統(tǒng)中，所用的控制邏輯比較少，從而有效地避免了 Cache和SRAM的控制沖突。此外，在不需要大Cache的時候可以節(jié)省功耗。下面將參考圖2來更詳細地描述存儲器110的配置實例。圖2是根據(jù)本發(fā)明的實施例的存儲器110配置的原理示意圖。存儲器110包括標識存儲塊110-1和數(shù)據(jù)存儲塊110-2。作為實例，標識存儲塊110-1和數(shù)據(jù)存儲塊110-2均被布置成4x4的矩陣?？商鎿Q地，標識存儲塊110-1和數(shù)據(jù)存儲塊110-2也可以被布置成其它排列形式的矩陣，例如8 X 8 的矩陣、16X16的矩陣、8X4的矩陣、4X64的矩陣，等等，只要這些矩陣的行數(shù)和列數(shù)滿足下列形式2ηΧ2η (η是自然數(shù))。在圖2中，標識00表示第0行第0列的標識存儲塊，數(shù)據(jù)00表示第0行第0列的數(shù)據(jù)存儲塊；標識01表示第0行第1列的標識存儲塊，數(shù)據(jù)01表示第0行第1列的數(shù)據(jù)存儲塊；……；(以此類推)標識33表示第3行第3列的標識存儲塊，數(shù)據(jù)33表示第3行第3 列的數(shù)據(jù)存儲塊。當存儲器110被配置成Cache時，存儲器110的標識存儲塊110_1和數(shù)據(jù)存儲塊 110-2都被使用。在該情形下，標識存儲塊110-1用作Cache的標志存儲器，數(shù)據(jù)存儲塊 110-2用作Cache的數(shù)據(jù)存儲器。當存儲器110被配置成SRAM時，只有存儲器110的數(shù)據(jù)存儲塊110-2被使用，且在該情形下，數(shù)據(jù)存儲塊110-2用作SRAM的數(shù)據(jù)存儲器。圖加示出了存儲器110中的Cache和SRAM的比例為1 :3時標識存儲塊110_1禾口數(shù)據(jù)存儲塊110-2的布置示意圖。在該情形下，第一行標識存儲塊和數(shù)據(jù)存儲塊被配置成Cache，第二，三，四行數(shù)據(jù)存儲塊被配置成SRAM，第二，三，四行標識存儲塊不起作用。圖2b示出了存儲器110中的Cache和SRAM的比例為1 1時標識存儲塊110_1禾口數(shù)據(jù)存儲塊110-2的布置示意圖。在該情形下，第一，二行標識存儲塊和數(shù)據(jù)存儲塊被配置成Cache，第三，四行數(shù)據(jù)存儲塊被配置成SRAM，第三，四行標識存儲塊不起作用。另外，存儲器110中Cache和SRAM的比例還可以被配置為3 :1，7 :1、1 :7，等等，
這取決于不同的應(yīng)用需求?；蛘撸部梢詫⒋鎯ζ?10完全配置成Cache或者完成配置成 SRAM。在上述各種配置中，Cache的大小必須是2n比特(η是自然數(shù))，且存儲器的總大小必須是2m比特(m是自然數(shù))，并且m>n。在進行上述各種配置時，Cache的每一行的屬性一起變化，并且SRAM的每一行的屬性也一起變化。也就是說，存儲器矩陣中的每一行要么被配置成Cache，要么被配置成 SRAM,而不能既被配置成Cache又被配置成SRAM。優(yōu)選地，當存儲器110被配置成一部分為Cache時，配置的是Cache的組數(shù)(即行數(shù))，Cache的路數(shù)(即列數(shù))不變?；蛘?，當存儲器110被配置成一部分為Cache時，配置的是Cache的路數(shù)(即列數(shù))，Cache的組數(shù)(即行數(shù))不變。優(yōu)選地，Cache可以一直保持2η (η是自然數(shù)，且在本例中η = 2)路組相聯(lián)的形式。相聯(lián)度不變在一定程度上保證了 Cache的命中率。下面以實例來說明存儲器110中的Cache和SRAM的不同配置比例和大小。實例1 在圖2a中，假定存儲器110的總大小為256KB, Cache和SRAM的比例為 1 :3，那么Cache的大小為64KB。假定Cache為四路組相聯(lián)，則每路大小為16KB。若Cache 的每行大小為32B，則每路Cache有512行。由此，SRAM的大小為192KB，即256KB-64KB = 19H在該情形下，Cache的地址劃分為
權(quán)利要求
1.一種用于對存儲器進行配置的系統(tǒng)，其特征在于，所述系統(tǒng)包括 存儲器；配置寄存器，其保存Cache和SRAM的多個配置信息； 仲裁器，其與所述配置寄存器相耦合并接收來自所述存儲器外部的訪存請求； Cache控制器和SRAM控制器，所述Cache控制器和SRAM控制器被并行設(shè)置在所述仲裁器與所述存儲器之間，其中所述仲裁器根據(jù)所述訪存請求以及所述配置寄存器中儲存的所述Cache和SRAM 的多個配置信息來判定如何將所述存儲器配置成Cache和SRAM，并將判定結(jié)果發(fā)送給所述 Cache控制器和所述SRAM控制器，以及其中所述Cache控制器和所述SRAM控制器根據(jù)所述仲裁器的判定結(jié)果分別發(fā)起對所述存儲器的操作。
2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，所述存儲器包括標識存儲塊和數(shù)據(jù)存儲塊，并且所述系統(tǒng)還包括第一數(shù)據(jù)選擇器和第二數(shù)據(jù)選擇器，第一數(shù)據(jù)選擇器被設(shè)置在所述Cache控制器和所述存儲器之間，第二數(shù)據(jù)選擇器被設(shè)置在所述SRAM控制器和所述存儲器之間。
3.根據(jù)權(quán)利要求2所述的系統(tǒng)，其特征在于，所述Cache控制器根據(jù)所述仲裁器的判定結(jié)果產(chǎn)生對所述存儲器中的相應(yīng)標識存儲塊和數(shù)據(jù)存儲塊的控制信號，所述SRAM控制器根據(jù)所述仲裁器的判定結(jié)果產(chǎn)生對所述存儲器中的相應(yīng)數(shù)據(jù)存儲塊的控制信號。
4.根據(jù)權(quán)利要求3所述的系統(tǒng)，其特征在于，由所述Cache控制器生成的控制信號包括標識控制信號和數(shù)據(jù)控制信號，由所述SRAM控制器生成的控制信號包括數(shù)據(jù)控制信號。
5.根據(jù)權(quán)利要求4所述的系統(tǒng)，其特征在于，在通過Cache控制器發(fā)起對標識存儲塊的操作時，仲裁器指示第一數(shù)據(jù)選擇器選擇來自Cache控制器的標識控制信號，并且指示第二數(shù)據(jù)選擇器選擇來自Cache控制器的數(shù)據(jù)控制信號；在通過SRAM控制器發(fā)起對數(shù)據(jù)存儲塊的操作時，仲裁器指示第一數(shù)據(jù)選擇器選擇空信號，并且指示第二數(shù)據(jù)選擇器選擇來自 SRAM控制器的數(shù)據(jù)控制信號。
6.一種用于對存儲器進行配置的方法，其特征在于，所述方法包括以下步驟 由用戶對配置寄存器進行初始化，在配置寄存器中寫入Cache和SRAM的多個配置信息；由仲裁器接收來自存儲器外部的訪存請求，所述仲裁器根據(jù)所述訪存請求和在所述配置寄存器中的所述Cache和SRAM的多個配置信息來判定如何將存儲器配置成Cache和 SRAM,并且將判定結(jié)果發(fā)送給Cache控制器和SRAM控制器；由Cache控制器和SRAM控制器根據(jù)仲裁器的判定結(jié)果分別發(fā)起對存儲器的操作。
7.根據(jù)權(quán)利要求6所述的方法，其特征在于，所述存儲器包括標識存儲塊和數(shù)據(jù)存儲塊，并且將第一數(shù)據(jù)選擇器設(shè)置在所述Cache控制器和所述存儲器之間，以及將第二數(shù)據(jù)選擇器設(shè)置在所述SRAM控制器和所述存儲器之間。
8.根據(jù)權(quán)利要求7所述的方法，其特征在于，所述Cache控制器根據(jù)所述仲裁器的判定結(jié)果產(chǎn)生對所述存儲器中的相應(yīng)標識存儲塊和數(shù)據(jù)存儲塊的控制信號，所述SRAM控制器根據(jù)所述仲裁器的判定結(jié)果產(chǎn)生對所述存儲器中的相應(yīng)數(shù)據(jù)存儲塊的控制信號。
9.根據(jù)權(quán)利要求8所述的方法，其特征在于，由所述Cache控制器生成的控制信號包括標識控制信號和數(shù)據(jù)控制信號，由所述SRAM控制器生成的控制信號包括數(shù)據(jù)控制信號。
10.根據(jù)權(quán)利要求9所述的方法，其特征在于，在通過Cache控制器發(fā)起對標識存儲塊的操作時，由仲裁器指示第一數(shù)據(jù)選擇器來選擇來自Cache控制器的標識控制信號，并且由仲裁器指示第二數(shù)據(jù)選擇器來選擇來自Cache控制器的數(shù)據(jù)控制信號；在通過SRAM控制器發(fā)起對數(shù)據(jù)存儲塊的操作時，由仲裁器指示第一數(shù)據(jù)選擇器來選擇空信號，并且由仲裁器指示第二數(shù)據(jù)選擇器來選擇來自SRAM控制器的數(shù)據(jù)控制信號。
全文摘要
本發(fā)明公開了一種用于對存儲器進行配置的系統(tǒng)和方法。該系統(tǒng)包括存儲器；保存Cache和SRAM的多個配置信息的配置寄存器；仲裁器，其與所述配置寄存器相耦合并接收來自所述存儲器外部的訪存請求；Cache控制器和SRAM控制器，所述Cache控制器和SRAM控制器被并行設(shè)置在所述仲裁器與所述存儲器之間。所述仲裁器根據(jù)所述訪存請求以及所述配置寄存器中儲存的所述Cache和SRAM的多個配置信息來判定如何將所述存儲器配置成Cache和SRAM，并將判定結(jié)果發(fā)送給所述Cache控制器和所述SRAM控制器。所述Cache控制器和所述SRAM控制器根據(jù)所述仲裁器的判定結(jié)果分別發(fā)起對所述存儲器的操作。本發(fā)明可以將存儲器動態(tài)配置成Cache和SRAM，并且兩者的比例可調(diào)，從而使存儲器適用于不同的應(yīng)用，靈活性高。
文檔編號G06F12/08GK102541754SQ20101060723
公開日2012年7月4日 申請日期2010年12月27日 優(yōu)先權(quán)日2010年12月27日
發(fā)明者馮睿鑫 申請人:北京國睿中數(shù)科技股份有限公司