專利名稱：半導體集成電路及其設計方法
技術領域：
本發(fā)明涉及一種半導體集成電路的電源結(jié)構(gòu)及電源設計方法，且此半導體集成電路的電源結(jié)構(gòu)及電源設計方法是在由多層布線構(gòu)成的半導體集成電路的平面布置設計中，規(guī)定出有可能發(fā)生電子漂移(EM)的部位，從而實現(xiàn)使電子漂移發(fā)生的可能性降低的平面布置。
背景技術：
以往，在半導體集成電路平面布置的電源設計中，曾在IO端子的內(nèi)側(cè)將電源VDD及接地VSS做成一對環(huán)狀電源。考慮到布線的收束性，此時所使用的布置層的縱向及橫向分別屬于不相同的布置層。
圖1中顯示的是以往的半導體集成電路的環(huán)狀電源及IO-環(huán)狀電源間的電源布線結(jié)構(gòu)。根據(jù)圖1所示，在IO端子區(qū)域1的內(nèi)側(cè)形成了環(huán)狀電源3及4?？v向環(huán)狀電源3和橫向環(huán)狀電源4之間通過接線孔(接線柱)5相互連接。在這里將內(nèi)環(huán)設定為VDD，將外環(huán)設定為VSS，但也可以與之相反。連接縱向環(huán)狀電源3和電源(VDD)供給端子2的電源布線7，為了避免短路被設置在和縱向環(huán)狀電源3不同的布置層里。同樣的，連接橫向環(huán)狀電4和電源供給端子的電源布線6，也為了避免短路被設置在和橫向環(huán)狀電源4不同的布置層里。
在圖1中，當縱向電源的布置層設定為Mx，橫向電源的布置層設定為Mx-1時，為了避免短路，從IO向縱向環(huán)狀電源(Mx)連接的電源布線7的布置層為Mx-1，從IO向橫向環(huán)狀電源(Mx-1)連接的電源布線6的布置層為Mx。
并且，每個布置層的電流容許值一般來說都是靠上側(cè)的布置層較大(即Mx＞Mx-1)，如果流過最大電流的IO-環(huán)狀電源間的電源布線所在的布置層不是靠上側(cè)的布置層，那么一旦流過超過電流容許值的電流，就有引起電子漂移而導致斷線的危險(圖1中的7是危險部位)。
因此，以往，作為防止電子漂移的對策采用的是增大IO-環(huán)狀電源間的布線寬度、增加接線孔數(shù)量等方法。
而另一方面，因為伴隨著制作工藝的精細化，各布置層的最大布線寬度有減小的傾向，所以一般都將細小的電源制作成多孔網(wǎng)狀，并且從制作所花費的工時方面考慮，網(wǎng)狀及帶狀電源之間的間距最好是一定的(參照專利文獻1)。
這時，由于電路塊的設置位置、電路塊內(nèi)部的電源結(jié)構(gòu)等原因，導致無法制作足夠數(shù)量接線柱的部分產(chǎn)生。如上所述，當無法制作足夠數(shù)量的接線柱時，也會致使超過接線孔的電流容許值，引起電子漂移的可能性提高。
因此，以往，也提出了作為防止電子漂移對策的在具有備用容量的接線孔部位上有效地進行布線設計的方法(參照專利文獻2)。
專利文獻1日本國專利公開平7-283378號公報(平7即1995年)專利文獻2日本國專利公開2003-318260號公報(發(fā)明所要解決的課題)近年來，由于半導體制作工藝的精細化，集積在芯片上的電路規(guī)模(機能)在飛躍式增大。然而，端子數(shù)量的削減遠不及由于制作工藝的精細化而引起的電路集積度的提高速度，由端子數(shù)決定芯片尺寸的情況在不斷增加。
在削減端子的數(shù)量時，削減的多為電源端子。在削減了電源端子后，所出現(xiàn)的課題有電壓下降及電子漂移。

發(fā)明內(nèi)容
本發(fā)明的目的在于通過調(diào)整電源結(jié)構(gòu)使電子漂移的發(fā)生降低的同時，削減因此所花費的工時。
(解決課題的方法)為了解決上述課題，首先作為第一發(fā)明，在半導體集成電路的平面布置工序中制作電源布線時，事先用最上面的布置層(Mx)制作IO-環(huán)狀電源間的電源布線，并用位于其下一層的布置層(Mx-1)制作在環(huán)狀電源上容易和上述電源布線發(fā)生短路的部位。
還有，作為第二發(fā)明，在半導體集成電路的平面布置工序中制作電源布線時，通過使成為一對布線的環(huán)狀電源VDD和VSS在角部十字交叉，并在其十字交叉部位設置電源供給IO，從而使環(huán)狀電源的結(jié)構(gòu)在以往結(jié)構(gòu)的基礎上不發(fā)生改變的同時，用最上面的布置層(Mx)制作IO-環(huán)狀電源間的電源布線。不過，根據(jù)電流值的大小，沒有必要一定要限用最上層。
還有在此結(jié)構(gòu)的基礎上，還能夠向半導體集成電路內(nèi)部均勻供電的是第三發(fā)明。
第四發(fā)明，是在半導體集成電路的平面布置工序中制作電源布線時，在從電源供給IO向環(huán)狀電源連接的時候，通過使從電源供給IO引出的布線分支成多條后再與環(huán)狀電源連接的方法，使電流的密度得以分散。
第五發(fā)明，是在實施第四發(fā)明時，通過在連接到環(huán)狀電源之前，用多層布線層進行布線設置，并且用接線孔進行連接的方法，使電流密度較第四發(fā)明變得更為分散。
第六發(fā)明，是在半導體集成電路的平面布置工序中制作電源布線時，從電源供給IO向環(huán)狀電源連接的時候，在相鄰的同電位的電源布線有多條的情況下，通過在連接到環(huán)狀電源之前，將相鄰的同電位的電源布線連接成網(wǎng)狀的方法，使電流的密度得以分散。
第七發(fā)明，是在實施第六發(fā)明時，通過在連接到環(huán)狀電源之前，用多層布線層進行布線設置，并且用接線孔進行連接的方法，使電流密度較第四發(fā)明變得更為分散。
第八發(fā)明，是在實施第四發(fā)明時，通過也同時實施第六發(fā)明的方法，使電流的密度得以分散。
第九發(fā)明，是在實施第八發(fā)明時，通過在連接到環(huán)狀電源之前，用多層布線層進行布線設置，并且用接線孔進行連接的方法，使電流密度較第四發(fā)明變得更為分散。
第十發(fā)明，是在例如以往的結(jié)構(gòu)中，制作好環(huán)狀電源及IO-環(huán)狀電源間的電源布線后，在有超過電流容許值的部位出現(xiàn)時，改變電源結(jié)構(gòu)，使其可容納在容許值內(nèi)的方法。
第十一發(fā)明，是在制作電源布線的工序中首先在做好電源布線后，預先確認電流容許值，根據(jù)電源布線上的接線柱的數(shù)量及形狀，當有超過電流容許值的可能性時，通過選擇適當?shù)慕泳€柱的數(shù)量及形狀來制作接線柱，從而防止電子漂移發(fā)生的方法。
第十二發(fā)明，是在制作電源的工序中，事先做好電源及接線柱后，在電路塊及IP等內(nèi)部的電源結(jié)構(gòu)和芯片為一定間距的電源結(jié)構(gòu)連接時，在由于無意識做成的接線柱而有超過電流容許值的可能性發(fā)生時，通過對上述部位的接線孔的數(shù)量進行修改及將不必要的接線孔進行削除，從而使超出電流容許值的現(xiàn)象得以避免的方法。
第十三發(fā)明，是在發(fā)生了與第十二發(fā)明相同的狀況時，不對接線柱進行修改，而是對能夠確保其接線柱數(shù)可容納在電流容許值內(nèi)的區(qū)域進行檢索，并使芯片為一定間距的電源結(jié)構(gòu)得以改變的方法。
第十四發(fā)明，是在即使實施了第十一～第十三發(fā)明后，仍有超過電流容許值的部位出現(xiàn)時，通過改變發(fā)生部位的布線寬度、布線長度和布置層等，從而使其控制在電流容許值以內(nèi)，并使電子漂移發(fā)生的可能性得以抑制的方法。
第十五發(fā)明，是在實施第十發(fā)明時，在事先規(guī)定的布線密度的范圍內(nèi)改變布線結(jié)構(gòu)的方法。
(發(fā)明的效果)根據(jù)第一發(fā)明所涉及的半導體集成電路的環(huán)狀電源及IO-環(huán)狀電源間的布線結(jié)構(gòu)，能夠使在流過最大電流部位所發(fā)生的電子漂移的幾率大幅度下降。還有，在此結(jié)構(gòu)中并沒有因布線數(shù)的增加等原因?qū)ζ涿娣e產(chǎn)生影響。
還有，在第二發(fā)明中，因為環(huán)狀電源的結(jié)構(gòu)在以往結(jié)構(gòu)的基礎上沒有發(fā)生改變，且能夠用電流容許值大的布置層構(gòu)成IO-環(huán)狀電源間的布線層，則不需要再對環(huán)狀電源的布置層進行更改的同時，就可以使接線柱的數(shù)量減少，所以也能夠避免布線的混亂。
還有，在第三發(fā)明中，在抑制電子漂移、避免布線混亂的同時，向半導體集成電路內(nèi)部均勻地供電也將成為可能。
還有，根據(jù)第四發(fā)明，分散從電源供給IO向環(huán)狀電源上連接的布線處的電流密度，從而使電子漂移產(chǎn)生幾率的降低成為可能。
還有，根據(jù)第五發(fā)明，通過用多層布置層重疊布線的方法對從電源供給IO向環(huán)狀電源上連接的布線進行布線設置，從而分散電流的密度，并能夠使電子漂移產(chǎn)生的幾率比第四發(fā)明還要低。
還有，根據(jù)第六發(fā)明，在用多條以上連接且同電位的布線相鄰時，通過將從電源供給IO向環(huán)狀電源上連接的布線設置成為網(wǎng)狀的方法，使電流的密度得以分散，從而能夠使電子漂移產(chǎn)生的幾率比第四發(fā)明還要低。
還有，根據(jù)第七發(fā)明，通過用多層布置層重疊布線的方法對從電源供給IO向環(huán)狀電源上連接的布線進行布線設置，能夠使電子漂移產(chǎn)生的幾率比第六發(fā)明還要低。
還有，根據(jù)第八發(fā)明，通過分散從電源供給IO引出的布線與環(huán)狀電源相連接的部位、及從電源供給IO向環(huán)狀電源連接的布線的電流密度，從而能夠使電子漂移產(chǎn)生的幾率比第四及第六發(fā)明還要低。
還有，根據(jù)第九發(fā)明，通過用多層布置層重疊布線的方法對從電源供給IO向環(huán)狀電源上連接的布線進行布線設置，能夠使電子漂移產(chǎn)生的幾率比第八發(fā)明還要低。
還有，根據(jù)第十發(fā)明，能夠削減在后面工序中因違反電流容許值而造成的電源修正、配置布線修改等所花費的工時。
還有，根據(jù)第十一發(fā)明，通過事先規(guī)定出電子漂移發(fā)生可能性高的部位并對其進行處理的方法，不僅能夠抑制電子漂移，還能夠削減在后面工序中因違反電流容許值而造成的電源修正、配置布線修改等花費的工時。
還有，根據(jù)第十二發(fā)明，通過規(guī)定出伴隨平面布置的改變而出現(xiàn)的違反電流容許值的部位并對其進行處理的方法，不僅能夠抑制電子漂移，還能夠削減電源修正、配置布線修改等所花費的工時。
還有，根據(jù)第十三發(fā)明，不僅能夠抑制電子漂移、加強對電路塊及IP等的供電，還能夠削減在后面工序中因違反電流容許值而造成的電源修正、配置布線修改等所花費的工時。
還有，根據(jù)第十四發(fā)明，不僅能夠抑制電子漂移、加強對電路塊及IP等的供電，還能夠削減在后面工序中因違反電流容許值而造成的電源修正、配置布線修改等所花費的工時。
還有，根據(jù)第十五發(fā)明，因為事先確認了以往在后面工序中才需要確認的布線密度設計規(guī)則，所以能夠減少返工。


圖1是顯示在以往的半導體集成電路里環(huán)狀電源結(jié)構(gòu)的平面圖。
圖2是顯示在本發(fā)明的半導體集成電路里其中的一個環(huán)狀電源結(jié)構(gòu)的平面圖。
圖3是顯示本發(fā)明的另一個環(huán)狀電源結(jié)構(gòu)的平面圖。
圖4是顯示本發(fā)明的又一個環(huán)狀電源結(jié)構(gòu)的平面圖。
圖5是顯示本發(fā)明的又一個環(huán)狀電源結(jié)構(gòu)的放大平面圖。
圖6是顯示本發(fā)明的又一個環(huán)狀電源結(jié)構(gòu)的放大平面圖。
圖7是顯示本發(fā)明的又一個環(huán)狀電源結(jié)構(gòu)的放大平面圖。
圖8是顯示本發(fā)明的又一個環(huán)狀電源結(jié)構(gòu)的放大平面圖。
圖9是顯示本發(fā)明的又一個環(huán)狀電源結(jié)構(gòu)的放大平面圖。
圖10是顯示本發(fā)明的又一個環(huán)狀電源結(jié)構(gòu)的放大平面圖。
圖11是本發(fā)明所涉及的半導體集成電路的設計流程圖。
圖12是顯示根據(jù)圖11的流程所設計的一個電源設計結(jié)果的平面圖。
圖13是顯示根據(jù)圖11的流程在設計進行中所示狀態(tài)的平面圖。
圖14是顯示根據(jù)圖11的流程對圖13進行修正后結(jié)果的平面圖。
圖15是顯示根據(jù)圖11的流程對圖13的布線間距進行修改后結(jié)果的平面圖。
圖16是顯示根據(jù)圖11的流程對圖15的布線寬度進行修改后結(jié)果的平面圖。
(符號說明)VDD電源VSS接地1 IO端子區(qū)域2 電源供給端子3 VDD、VSS金屬環(huán)狀電源(Mx)
4VDD、VSS金屬環(huán)狀電源(Mx-1或Mx+1)5連接3和4的接線孔(接線柱)6連接電源供給端子和金屬環(huán)狀電源的布線(Mx)7連接電源供給端子和金屬環(huán)狀電源的布線(Mx-1或Mx+1)8環(huán)狀電源Mx9連接電源供給端子和金屬環(huán)的電源(Mx)10 對布置層進行了改變的環(huán)狀電源部11 IO端子區(qū)域12 電源供給端子13 VDD、VSS金屬環(huán)狀電源(Mx)14 VDD、VSS金屬環(huán)狀電源(Mx-1或Mx+1)15 連接13和14的接線孔(接線柱)16 連接電源供給端子和金屬環(huán)的電源布線(Mx)17 制作平面布置圖的步驟18 制作電源的步驟19 初步布置(周密布置)步驟20 電子漂移檢測步驟21 各布置層電流容許值表22 平面布置設計規(guī)則23 布線密度確認步驟24 電源結(jié)構(gòu)修正步驟25 電路塊及IP的外框26 芯片電源1(VDD)27 芯片電源1(VSS)28 芯片電源2(VDD)29 芯片電源2(VSS)30 電路塊內(nèi)部的電源圖案131 電路塊內(nèi)部的電源圖案232 連接芯片電源和電路塊內(nèi)部電源的接線柱(VDD)33 連接芯片電源和電路塊內(nèi)部電源的接線柱(VSS)
34超過電流容許值的接線柱例(VSS)35超過電流容許值的接線柱例(VDD)36移動后的芯片電源(VDD)37移動后的芯片電源(VSS)38在移動后的芯片電源上設置的接線柱(VDD)39在移動后的芯片電源上設置的接線柱(VSS)40移動前的芯片電源間距41、42移動后的芯片電源間距43布線寬度變更后的芯片電源(VDD)44布線寬度變更后的芯片電源(VSS)45在布線寬度變更后的芯片電源上設置的接線柱(VDD)46在布線寬度變更后的芯片電源上設置的接線柱(VSS)50布線工序具體實施方式
圖2是本發(fā)明所涉及的半導體集成電路的環(huán)狀電源及IO-環(huán)狀電源間的電源布線結(jié)構(gòu)圖。與圖1所示的以往的例子相比，圖1中由布置層(Mx-1)構(gòu)成的IO-環(huán)狀電源間的電源布線7變更為由靠上的布置層(Mx)構(gòu)成的IO-環(huán)狀電源間的電源布線9，為了防止由靠上的布置層(Mx)構(gòu)成的環(huán)狀電源8和IO-環(huán)狀電源間電源布線9之間的短路，環(huán)狀電源8上發(fā)生短路部位10所在的布置層變更為Mx-1。
根據(jù)圖2的結(jié)構(gòu)，因為能夠用電流容許值大的靠上的布置層構(gòu)成流過最大電流值的IO-環(huán)狀電源間的部位9，所以可以實現(xiàn)使電子漂移發(fā)生的可能性得以抑制的效果。
圖3顯示的是本發(fā)明的另一個環(huán)狀電源結(jié)構(gòu)。在圖3中，11是IO端子區(qū)域、12是電源供給端子、13是VDD、VSS金屬環(huán)狀電源(Mx)、14是VDD、VSS金屬環(huán)狀電源(Mx-1或Mx+1)、15是連接13和14的接線孔(接線柱)、16是連接電源供給端子和金屬環(huán)的電源布線(Mx)。與圖1所示的以往的例子相比，在圖3的角部(虛線圓圈部)使VDD和VSS的環(huán)狀電源13、14交叉，從而形成了在橫向布線處VDD在外側(cè)，在縱向布線處VSS在外側(cè)的結(jié)構(gòu)。在這里，環(huán)狀電源的縱向布線13設置為最上側(cè)的布置層(Mx)，橫向布線14設置為位于其下一層的布置層(Mx-1)。VDD和VSS也可以相反設置。
根據(jù)圖3的結(jié)構(gòu)，在角部產(chǎn)生了環(huán)狀電源13、14的高低差異，通過根據(jù)此高低差異的部分設置電源供給端子12，從而能夠用最上側(cè)的布置層(不過，根據(jù)電流值的大小，沒有必要一定要限制用最上層)構(gòu)成流過最大電流值的IO-環(huán)狀電源間的布線16，并可以實現(xiàn)抑制電子漂移的效果。
圖4顯示的是本發(fā)明的又一個環(huán)狀電源結(jié)構(gòu)。在圖4中，根據(jù)環(huán)狀電源13、14的高低差異部位，在角部設置了VDD及VSS的電源供給端子12。通過這樣設置，由于形成了從一個芯片的四個角進行供電的結(jié)構(gòu)，所以在保持IO-環(huán)狀電源間的布線16所在的布置層為最上層的同時，能夠向半導體集成電路內(nèi)部均勻地供電。
圖5～圖10是顯示在圖1的左邊對連接電源供給端子2和縱向環(huán)狀電源3的電源布線7進行了技術改進后的放大圖。
圖5是將從電源供給IO引出的布線分為兩條時的圖。在圖5中，從電源供給IO向環(huán)狀電源連接時，通過由原來的1比1變?yōu)?比2的方法，從而使電流流經(jīng)的途徑得以分散。按照此方法，能夠分散在環(huán)狀電源上集中流動的電流，并能夠使電子漂移產(chǎn)生的幾率得以降低。
圖6是相對于圖5而言，用多層布置層重疊布線的方法對從電源供給IO向環(huán)狀電源上連接的布線進行布線設置后的圖。按照此方法，由于從電源供給IO連接到環(huán)狀電源上的布線所容許的電流密度較之圖5有了提高，所以能夠使電子漂移的發(fā)生幾率比圖5還要低。
圖7顯示的是從電源供給IO引出的同電位布線為三條布線時，將連接到環(huán)狀電源上的三條布線設置為網(wǎng)狀時的圖。按照此方法，從電源供給IO向環(huán)狀電源連接時，由于所容許的電流密度較之1比1時的連接狀態(tài)有了提高，所以能夠使電子漂移的發(fā)生幾率降低。
圖8是相對于圖7而言，用多層布置層重疊布線的方法對從電源供給IO向環(huán)狀電源上連接的布線進行布線設置后的圖。按照此方法，由于從電源供給IO連接到環(huán)狀電源上的布線所容許的電流密度較之圖7有了提高，所以能夠使電子漂移的發(fā)生幾率比圖7還要低。
圖9顯示的是把圖5及圖7組合在一起時的狀態(tài)。從電源供給IO向環(huán)狀電源連接時，通過由原來的1比1變?yōu)?比2的方法，使電流流經(jīng)的途徑分散，并且通過把從電源供給IO連接到環(huán)狀電源上的布線設置成網(wǎng)狀，從而在從電源供給IO向環(huán)狀電源連接時，因為所容許的電流密度較之1比1時的連接狀態(tài)有了提高，所以能夠分散在環(huán)狀電源上集中流動的電流，并能夠大幅度降低電子漂移發(fā)生的幾率。
圖10是相對于圖9而言，用多層布置層重疊布線的方法對從電源供給IO向環(huán)狀電源上連接的布線進行布線設置后的圖。通過用多層布置層重疊布線的方法對從電源供給IO向環(huán)狀電源上連接的布線進行布線設置，從而使從電源供給IO連接到環(huán)狀電源上的布線所容許的電流密度較之圖9有了提高，所以能夠使電子漂移的發(fā)生幾率比圖9還要低。
還有，圖6、圖8及圖10中，在用多層布置層重疊設置的電源布線7的層和層之間，用接線孔進行連接(無圖示)。
圖11是本發(fā)明所涉及的半導體集成電路的設計流程圖。在圖11中，17是制作平面布置圖的步驟、18是制作電源的步驟、19是初步布置(周密布置)步驟、20是電子漂移檢測步驟、21是各布置層電流容許值表、22是平面布置設計規(guī)則、23是布線密度確認步驟、24是電源結(jié)構(gòu)修正步驟、50是布線工序。根據(jù)圖11，在步驟18中作成了初期電源后，運用各布置層電流容許值表21規(guī)定出超過電流容許值的部位，并使用該表21及平面布置設計規(guī)則22，經(jīng)過布線密度確認步驟23，在電源結(jié)構(gòu)修正步驟24中實現(xiàn)制作出滿足電流容許值、平面布置設計規(guī)則及布線密度的電源結(jié)構(gòu)。以下，對于根據(jù)圖11的設計方法進行設計的具體實施例進行說明。
圖12顯示的是根據(jù)圖11的流程所設計的一個電源設計結(jié)果。圖12中，顯示的是對于在集成塊、電路塊、IP等的內(nèi)部具有獨自連接用電源的部件進行電源連接的方法。在圖12中，25是電路塊的外框、26～29是芯片的網(wǎng)狀電源或者帶狀電源、30、31是電路塊內(nèi)部的電源圖案、32、33是連接芯片電源和電路塊內(nèi)部電源圖案的接線柱。
根據(jù)圖12，在電路塊及IP上制作具有一定間距40的芯片內(nèi)部用電源布線26、27。電源布線做好后，在制作接線柱之前，規(guī)定出超過電流容許值的部位，不在那些只能制作出違反電流容許值及平面布置設計規(guī)則的接線柱的部位(如圖12中的電路塊內(nèi)部的電源圖案30及31)上制作接線柱，在沒有超過電流容許值的部位(如圖12中的布線28、29上的接線柱32、33)上進行制作。根據(jù)此方法，因為事先避開了可能超過電流容許值的部位30、31，所以不僅能夠抑制電子漂移的發(fā)生，還能夠削減在后面工序中因違反電流容許值而造成的電源修正、配置布線修改等所花費的工時。
圖13顯示的是根據(jù)圖11的流程進行設計中的狀態(tài)，圖14顯示的是根據(jù)圖11的流程對圖13進行修正后的結(jié)果。首先，如圖13所示，做好了電源布線后，在連接點上全都事先設置好接線柱。其后，應用圖11的流程，通過削減超過電流容許值的接線柱34、35和發(fā)生DRC錯誤的接線柱，從而得到圖14所示的結(jié)果。此方法，和圖12所示的方法相比，在平面布置發(fā)生了變化時很有效果。在由于平面布置的改變而引起了電路塊布置、電源布線方針、電流值的變化等情況時，對于新出現(xiàn)的違反電流容許值及平面布置設計規(guī)則的部位十分有效。
圖15顯示的是根據(jù)圖11的流程對圖13的布線間距進行改變后的結(jié)果。在圖15中，41、42是變更后的芯片電源間距，36、37是移動后的芯片電源，38、39是在移動后的芯片電源上設置的接線柱。
在即使實施了上述的方法后仍存在超過電流容許值的部位時，改變電源布線(圖13中的26、27)間一定的間距(圖13中的40)，在能夠制作出滿足電流容許值的接線柱的部位上移動芯片一側(cè)的電源布線(圖15中的36、37)。根據(jù)此方法，電子漂移發(fā)生可能性很高的接線柱(圖13中的34、35)將消失，同時還能夠很好地實現(xiàn)從芯片內(nèi)部用電源向電路塊及IP的供電。還有，改變后的芯片一側(cè)的電源間距41、42，沒有必要相同。
圖16顯示的是根據(jù)圖11的流程對圖15的布線寬度進行改變后的結(jié)果。在即使實施了上述的方法后仍存在超過電流容許值的部位時，可以加大(圖16中的43、44)布線的寬度(圖15中的36、37、28、29)。還有，伴隨著布線寬度的增大，接線柱的數(shù)量也隨之增加(從圖15中的38、39到圖16中的45、46)。根據(jù)此方法，不僅能夠抑制電子漂移的發(fā)生、加強向電路塊及IP等的供電，還能夠削減因違反電流容許值而造成的電源修正、配置布線修改等所花費的工時。
還有，根據(jù)圖11的流程，因為在布線密度確認步驟23中事先確認了以往在后面工序中才需要確認的布線密度設計規(guī)則，所以能夠減少返工。
(產(chǎn)業(yè)上的實用性)如以上所說明的那樣，本發(fā)明所涉及的半導體集成電路及其設計方法，在使電子漂移的發(fā)生降低的同時，還能夠削減因此所花費的工時，對于由多層布線構(gòu)成的半導體集成電路及其平面布置設計等是很有用的。
權(quán)利要求
1.一種半導體集成電路，其特征在于在平面布置的電源設計工序中，具有在環(huán)狀電源的一邊上使用了多層金屬層的結(jié)構(gòu)。
2.一種半導體集成電路，其特征在于在平面布置的電源設計工序中，具有在不對環(huán)狀電源的布置層進行改變的情況下，用最上側(cè)的布置層將電源供給源和環(huán)狀電源之間進行連接的結(jié)構(gòu)。
3.根據(jù)權(quán)利要求2所述的半導體集成電路，其特征在于還具有向芯片均勻供電的結(jié)構(gòu)。
4.一種半導體集成電路，其特征在于在平面布置的電源設計工序中，設置電源供給源和環(huán)狀電源之間的布線時，具有從電源供給源開始分支成多條后連接到環(huán)狀電源上的結(jié)構(gòu)。
5.根據(jù)權(quán)利要求4所述的半導體集成電路，其特征在于具有用多層金屬層設置電源供給源和環(huán)狀電源之間的布線，且該多層金屬層之間用多個接線孔進行連接的結(jié)構(gòu)。
6.一種半導體集成電路，其特征在于在平面布置的電源設計工序中，設置電源供給源和環(huán)狀電源之間的布線時，具有使連接到環(huán)狀電源的布線和相鄰的電源布線連接成網(wǎng)狀的結(jié)構(gòu)。
7.根據(jù)權(quán)利要求6所述的半導體集成電路，其特征在于具有用多層金屬層設置電源供給源和環(huán)狀電源之間的布線，且該多層金屬層之間用多個接線孔進行連接的結(jié)構(gòu)。
8.一種半導體集成電路，其特征在于在平面布置的電源設計工序中，設置電源供給源和環(huán)狀電源之間的布線時，具有使連接到環(huán)狀電源的布線和相鄰的電源布線連接成網(wǎng)狀，且該布線分支為多條后連接到環(huán)狀電源上的結(jié)構(gòu)。
9.根據(jù)權(quán)利要求8所述的半導體集成電路，其特征在于具有用多層金屬層設置電源供給源和環(huán)狀電源之間的布線，且該多層金屬層之間用多個接線孔進行連接的結(jié)構(gòu)。
10.一種半導體集成電路的設計方法，其特征在于在作為電源供給源的IO端子和環(huán)狀電源之間，規(guī)定出超過電流容許值的部位，根據(jù)布置層的電流容許值，設置環(huán)狀電源的布線，并對從IO端子向環(huán)狀電源連接的電源布線的布置層進行改變及連接。
11.根據(jù)權(quán)利要求10所述的半導體集成電路的設計方法，其特征在于根據(jù)電流容許值各不相同的接線柱的形狀及接線孔的數(shù)量，選擇最適合的接線柱，加以使用。
12.根據(jù)權(quán)利要求10所述的半導體集成電路的設計方法，其特征在于在不考慮接線柱的電流容許值、形狀及接線孔數(shù)量的情況下進行電源連接，規(guī)定出超過電流容許值的部位，并根據(jù)布置層的電流容許值對接線孔的數(shù)量進行更改及刪除。
13.根據(jù)權(quán)利要求10所述的半導體集成電路的設計方法，其特征在于在電路塊和IP等內(nèi)部具有獨自電源圖案的集成塊，與具有按照一定間距形成的電源圖案的芯片電源連接時，在存在有可能超過電流容許值的部位的情況下，改變芯片的電源間距，以便能夠確保最合適的接線柱個數(shù)。
14.根據(jù)權(quán)利要求11～13中任意一項所述的半導體集成電路的設計方法，其特征在于即使實施了上述的方法，仍存在超過電流容許值的部位時，通過改變芯片電源的位置、布線的寬度和長度，從而實現(xiàn)可以滿足電流容許值的平面布置。
15.根據(jù)權(quán)利要求10所述的半導體集成電路的設計方法，其特征在于在對從IO端子向環(huán)狀電源連接的電源布線的布置層進行改變及連接時，考慮布線的密度。
全文摘要
一種半導體集成電路及其設計方法，能夠使電子漂移發(fā)生的可能性降低的同時，減少所需花費的工時。端子數(shù)量的削減遠不及由于制作工藝的精細化而引起的電路集積度的提高速度，由端子數(shù)決定芯片尺寸的情況在不斷增加。在削減端子數(shù)時，削減的多為電源端子。削減了電源端子后，流過每個電源端子的電流值增加，則存在由于超過布置層的電流容許值而導致設計上的返工，及制品完成后發(fā)生電子漂移(EM)的可能性。在半導體集成電路的平面布置工序中，在事先沒有超過電流容許值的電源結(jié)構(gòu)里制作電源。還有，電源作成后出現(xiàn)了超過容許電流值的現(xiàn)象時，以容許電流值、平面布置設計規(guī)則數(shù)據(jù)庫、電源布線密度為基礎改變電源結(jié)構(gòu)，以使其不超過容許電流值。
文檔編號G06F17/50GK1971912SQ20061013561
公開日2007年5月30日 申請日期2006年10月17日 優(yōu)先權(quán)日2005年11月25日
發(fā)明者藤山幸司, 永谷宜啟, 高橋厚 申請人:松下電器產(chǎn)業(yè)株式會社