專(zhuān)利名稱(chēng)：具有兩條時(shí)鐘線(xiàn)和存儲(chǔ)裝置的存儲(chǔ)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲(chǔ)系統(tǒng)，包括至少一個(gè)存儲(chǔ)裝置和適合于控制存儲(chǔ)裝置操作的存儲(chǔ)控制器。
背景技術(shù)：
在用于將數(shù)據(jù)寫(xiě)入DRAM器件中和用于從DRAM器件讀出數(shù)據(jù)的常規(guī)DRAM存儲(chǔ)系統(tǒng)中，提供了不同的時(shí)鐘信號(hào)，其中在存儲(chǔ)控制器中產(chǎn)生寫(xiě)時(shí)鐘，在存儲(chǔ)裝置中產(chǎn)生讀時(shí)鐘。通常寫(xiě)時(shí)鐘和讀時(shí)鐘都是彼此獨(dú)立的，經(jīng)由不同的時(shí)鐘線(xiàn)供給并提供給存儲(chǔ)裝置處的不同時(shí)鐘輸入。
在未來(lái)的高速存儲(chǔ)接口中，例如考慮到DDR-4(雙數(shù)據(jù)速率)，例如由于引入差分發(fā)送信號(hào)而引起存儲(chǔ)裝置每個(gè)通道的引腳數(shù)顯著增加。在這種存儲(chǔ)系統(tǒng)中，將通過(guò)至少三條線(xiàn)提供時(shí)鐘信號(hào)，例如用于傳輸命令和地址信號(hào)的時(shí)鐘線(xiàn)、與待寫(xiě)的數(shù)據(jù)同步的一個(gè)寫(xiě)時(shí)鐘和與將從存儲(chǔ)裝置讀出的數(shù)據(jù)同步的一個(gè)讀時(shí)鐘。高引腳數(shù)導(dǎo)致功耗增加，并造成存儲(chǔ)系統(tǒng)的設(shè)計(jì)更復(fù)雜。
因此本發(fā)明的一個(gè)方面在于減小存儲(chǔ)系統(tǒng)內(nèi)的互連線(xiàn)，尤其是減小在這種存儲(chǔ)系統(tǒng)中所使用的存儲(chǔ)裝置的引腳數(shù)。

發(fā)明內(nèi)容
本發(fā)明涉及一種存儲(chǔ)系統(tǒng)，包括至少一個(gè)存儲(chǔ)裝置和適合于控制存儲(chǔ)裝置操作的存儲(chǔ)控制器。該操作可包括分別根據(jù)數(shù)據(jù)是否供給寫(xiě)入其中的存儲(chǔ)裝置和數(shù)據(jù)從存儲(chǔ)裝置中讀出的寫(xiě)和讀操作。
根據(jù)本發(fā)明的第一方面，提供了一種存儲(chǔ)系統(tǒng)，其包括至少一個(gè)存儲(chǔ)裝置和適合于控制存儲(chǔ)裝置操作的存儲(chǔ)控制器。第一時(shí)鐘線(xiàn)從存儲(chǔ)控制器的寫(xiě)時(shí)鐘輸出延伸到存儲(chǔ)裝置的時(shí)鐘端口，以將時(shí)鐘信號(hào)提供給存儲(chǔ)裝置。第二時(shí)鐘線(xiàn)從存儲(chǔ)裝置的時(shí)鐘端口延伸到存儲(chǔ)控制器的讀時(shí)鐘輸入，以將施加到存儲(chǔ)裝置時(shí)鐘端口的時(shí)鐘信號(hào)轉(zhuǎn)發(fā)回存儲(chǔ)控制器的讀時(shí)鐘輸入。在存儲(chǔ)裝置中，包括同步電路，其適合于接收來(lái)自存儲(chǔ)控制器的寫(xiě)時(shí)鐘信號(hào)，并提供與被轉(zhuǎn)發(fā)回存儲(chǔ)控制器的寫(xiě)時(shí)鐘信號(hào)同步的輸出數(shù)據(jù)。
在這種存儲(chǔ)系統(tǒng)中，因?yàn)闆](méi)有必要使存儲(chǔ)裝置提供分別地產(chǎn)生且提供在存儲(chǔ)裝置分別的時(shí)鐘端口上的讀時(shí)鐘信號(hào)，所以可以減小存儲(chǔ)裝置的引腳數(shù)。代替地，將由存儲(chǔ)控制器提供的寫(xiě)時(shí)鐘饋送給存儲(chǔ)裝置的時(shí)鐘端口，并從那里反饋回到存儲(chǔ)控制器的讀時(shí)鐘輸入。由此，由存儲(chǔ)控制器的寫(xiě)時(shí)鐘輸出提供的寫(xiě)時(shí)鐘信號(hào)經(jīng)由第一時(shí)鐘線(xiàn)傳送到存儲(chǔ)裝置的時(shí)鐘端口，并經(jīng)由第二時(shí)鐘線(xiàn)從那里直接傳送回存儲(chǔ)控制器的讀時(shí)鐘輸入。借助存儲(chǔ)裝置中的同步電路，所提供的輸出數(shù)據(jù)與在存儲(chǔ)裝置的時(shí)鐘端口處接收的時(shí)鐘信號(hào)同步，并反饋回存儲(chǔ)控制器。
根據(jù)本發(fā)明的一個(gè)實(shí)施例，同步電路適用于使輸出數(shù)據(jù)與在時(shí)鐘端口處接收的時(shí)鐘信號(hào)同步，以便從與所接收的時(shí)鐘信號(hào)同步的存儲(chǔ)裝置的數(shù)據(jù)輸出中輸出該輸出數(shù)據(jù)。這在當(dāng)經(jīng)由存儲(chǔ)裝置和存儲(chǔ)控制器之間延伸的數(shù)據(jù)線(xiàn)傳遞輸出數(shù)據(jù)時(shí)尤其有利，其中數(shù)據(jù)線(xiàn)具有與第二時(shí)鐘線(xiàn)基本相同的長(zhǎng)度。
根據(jù)本發(fā)明的另一實(shí)施例，同步電路適用于使輸出數(shù)據(jù)與時(shí)鐘信號(hào)同步，以便使輸出的數(shù)據(jù)與存儲(chǔ)控制器的讀時(shí)鐘輸入和數(shù)據(jù)輸入處重定向的時(shí)鐘信號(hào)同步。
存儲(chǔ)裝置可進(jìn)一步包括根據(jù)所接收的時(shí)鐘接收寫(xiě)數(shù)據(jù)的數(shù)據(jù)輸入，其中數(shù)據(jù)輸入包括其中可以鎖存待寫(xiě)的數(shù)據(jù)的輸入緩沖器。
此外，存儲(chǔ)系統(tǒng)可包括其中包括多個(gè)存儲(chǔ)裝置的存儲(chǔ)模塊，其中，在存儲(chǔ)系統(tǒng)中，每個(gè)存儲(chǔ)裝置經(jīng)由各自的第一和第二時(shí)鐘線(xiàn)獨(dú)立地連接到存儲(chǔ)控制器。
在一個(gè)實(shí)施例中，存儲(chǔ)系統(tǒng)是雙數(shù)據(jù)速率(DDR)的存儲(chǔ)系統(tǒng)。
根據(jù)本發(fā)明的另一方面，存儲(chǔ)裝置包括輸出數(shù)據(jù)的輸出端口、接收時(shí)鐘信號(hào)的時(shí)鐘輸入、和使在輸出端口處將被輸出的輸出數(shù)據(jù)與所接收的時(shí)鐘信號(hào)同步的同步電路。與常規(guī)的存儲(chǔ)裝置相比，這種存儲(chǔ)裝置僅使用單個(gè)時(shí)鐘端口來(lái)接收用于接收寫(xiě)數(shù)據(jù)的時(shí)鐘信號(hào)，而沒(méi)有使用單獨(dú)的讀時(shí)鐘輸出來(lái)提供讀時(shí)鐘信號(hào)。讀時(shí)鐘信號(hào)并不由存儲(chǔ)裝置產(chǎn)生和提供，該讀時(shí)鐘信號(hào)常規(guī)地用于使輸出數(shù)據(jù)同步以便存儲(chǔ)控制器可以接收關(guān)于讀時(shí)鐘信號(hào)的輸出數(shù)據(jù)。代替地，在本發(fā)明的一個(gè)實(shí)施例中，使輸出的數(shù)據(jù)同步于在存儲(chǔ)裝置的時(shí)鐘端口的位置處所接收的時(shí)鐘信號(hào)，其是讀時(shí)鐘信號(hào)的基準(zhǔn)，并使輸出的數(shù)據(jù)與此同步。


結(jié)合附圖和下面的描述，本發(fā)明的這些和其它方面和特征將變得清楚，其中圖1示出了經(jīng)由時(shí)鐘線(xiàn)連接到根據(jù)本發(fā)明一個(gè)實(shí)施例的存儲(chǔ)控制器的存儲(chǔ)模塊；和圖2示出了根據(jù)本發(fā)明另一實(shí)施例的DRAM存儲(chǔ)裝置的方塊圖。
具體實(shí)施例方式
在圖1中，描繪了存儲(chǔ)模塊1，其中布置了多個(gè)存儲(chǔ)裝置2。每個(gè)存儲(chǔ)裝置2都包括多個(gè)端口15，其包括數(shù)據(jù)端口、命令和地址端口等，以提供外部系統(tǒng)和存儲(chǔ)模塊1之間的交互。該數(shù)據(jù)端口和該命令和地址端口經(jīng)由模塊接口3耦合到外部系統(tǒng)。存儲(chǔ)模塊1可固定地或可拆卸地耦合到該系統(tǒng)的印刷電路板上，由此經(jīng)由總線(xiàn)16(例如，數(shù)據(jù)線(xiàn)10、命令和地址線(xiàn)11等)電連接到存儲(chǔ)控制器4。模塊接口3進(jìn)一步提供了相應(yīng)的雙向數(shù)據(jù)線(xiàn)10，以提供數(shù)據(jù)到每個(gè)存儲(chǔ)裝置2并從每個(gè)存儲(chǔ)裝置2傳送數(shù)據(jù)。
每個(gè)存儲(chǔ)裝置2都包括時(shí)鐘端口5，時(shí)鐘端口5分別借助第一時(shí)鐘線(xiàn)7而與存儲(chǔ)控制器4的相關(guān)寫(xiě)時(shí)鐘輸出6耦合。每個(gè)存儲(chǔ)裝置2的時(shí)鐘端口5借助第二時(shí)鐘線(xiàn)8耦合，該第二時(shí)鐘線(xiàn)8將到達(dá)時(shí)鐘端口5的時(shí)鐘信號(hào)反饋回存儲(chǔ)控制器4的讀時(shí)鐘輸入9。
當(dāng)將數(shù)據(jù)寫(xiě)到存儲(chǔ)模塊1的存儲(chǔ)裝置2時(shí)，存儲(chǔ)控制器4將在存儲(chǔ)控制器4各自的數(shù)據(jù)輸出端口19處的數(shù)據(jù)同步地提供給在各自寫(xiě)時(shí)鐘輸出6處的寫(xiě)時(shí)鐘。假定存儲(chǔ)控制器4和存儲(chǔ)模塊1之間的信號(hào)線(xiàn)(例如，數(shù)據(jù)線(xiàn)、命令和地址線(xiàn)、時(shí)鐘線(xiàn)等)長(zhǎng)度基本相等，則可以借助在各自存儲(chǔ)裝置2的時(shí)鐘端口5處接收的時(shí)鐘信號(hào)，將要寫(xiě)入到存儲(chǔ)裝置2中的數(shù)據(jù)鎖存到各自存儲(chǔ)裝置的輸入緩沖器(未示出)中?；旧显谒袝r(shí)間內(nèi)從存儲(chǔ)控制器4提供時(shí)鐘信號(hào)，以便在必須從存儲(chǔ)裝置2讀出數(shù)據(jù)時(shí)的情況下，時(shí)鐘信號(hào)到達(dá)時(shí)鐘端口5，并經(jīng)由第二時(shí)鐘線(xiàn)8從那里傳播回存儲(chǔ)控制器4各自的讀時(shí)鐘輸入9。
與其中將從存儲(chǔ)裝置2讀出的數(shù)據(jù)同步地提供給由存儲(chǔ)裝置2產(chǎn)生的讀時(shí)鐘信號(hào)的常規(guī)存儲(chǔ)裝置2相比，輸出數(shù)據(jù)與已到達(dá)每個(gè)存儲(chǔ)裝置2的時(shí)鐘端口5的時(shí)鐘信號(hào)同步。
如圖2所示，存儲(chǔ)裝置2包括存儲(chǔ)器陣列17、存儲(chǔ)器邏輯18和進(jìn)一步連接到時(shí)鐘端口5的同步電路12，同步電路12接收將被輸出的、由存儲(chǔ)器陣列17提供的內(nèi)部數(shù)據(jù)(D)。根據(jù)時(shí)鐘端口5處的時(shí)鐘信號(hào)，將數(shù)據(jù)轉(zhuǎn)發(fā)到端口15的數(shù)據(jù)端口，經(jīng)由其輸出數(shù)據(jù)被輸出給總線(xiàn)16的各個(gè)數(shù)據(jù)線(xiàn)10。同步電路12以這樣的方式工作，即從存儲(chǔ)裝置2內(nèi)在同步電路12中接收的數(shù)據(jù)被鎖存、并根據(jù)經(jīng)由時(shí)鐘端口5接收的時(shí)鐘信號(hào)將數(shù)據(jù)施加到端口15的數(shù)據(jù)端口。根據(jù)在時(shí)鐘端口5接收的時(shí)鐘信號(hào)到同步電路12的傳輸延遲，可提供延遲鎖相環(huán)(DLL)電路14，以將端口15的數(shù)據(jù)端口處的輸出數(shù)據(jù)同步地輸出給經(jīng)由第二時(shí)鐘線(xiàn)8反饋的時(shí)鐘信號(hào)。
在一個(gè)實(shí)施例中，在數(shù)據(jù)線(xiàn)上的數(shù)據(jù)信號(hào)的傳播延遲基本等于從存儲(chǔ)裝置2的時(shí)鐘端口5反饋到存儲(chǔ)控制器4的時(shí)鐘信號(hào)的傳播延遲。如果沒(méi)有確保第二時(shí)鐘線(xiàn)8和總線(xiàn)16長(zhǎng)度相等，則應(yīng)當(dāng)提供DLL電路14，以便同步電路12使端口15的數(shù)據(jù)端口處的數(shù)據(jù)輸出同步，使得數(shù)據(jù)同步地到達(dá)存儲(chǔ)控制器4處的反饋時(shí)鐘信號(hào)。
本發(fā)明的一個(gè)方面是，例如通過(guò)存儲(chǔ)系統(tǒng)中不同的時(shí)鐘發(fā)生器，不必獨(dú)立地提供單獨(dú)的讀和寫(xiě)時(shí)鐘。根據(jù)本發(fā)明的一個(gè)實(shí)施例，經(jīng)由第一時(shí)鐘線(xiàn)7將單時(shí)鐘信號(hào)提供給每個(gè)存儲(chǔ)裝置2的時(shí)鐘端口5，并使用所提供的時(shí)鐘信號(hào)作為寫(xiě)和讀時(shí)鐘信號(hào)，以便將要輸出的數(shù)據(jù)同步輸出給當(dāng)前施加到時(shí)鐘端口5的所提供的時(shí)鐘信號(hào)。由此，可以將在時(shí)鐘端口5處提供的時(shí)鐘信號(hào)看作存儲(chǔ)裝置的讀時(shí)鐘。與常規(guī)的存儲(chǔ)系統(tǒng)相比不同之處在于，在存儲(chǔ)裝置2內(nèi)沒(méi)有產(chǎn)生讀時(shí)鐘，而是偏離了由存儲(chǔ)控制器4經(jīng)由第一時(shí)鐘線(xiàn)7提供給存儲(chǔ)裝置2的時(shí)鐘信號(hào)。在本發(fā)明的實(shí)施例中，減小了存儲(chǔ)裝置的引腳數(shù)，以便可更可靠地且用更低的成本制造存儲(chǔ)裝置。
雖然前述涉及本發(fā)明的實(shí)施例，但在不脫離本發(fā)明基本范圍的條件下，可設(shè)計(jì)本發(fā)明的其它和另外的實(shí)施例，且其范圍由下面的權(quán)利要求確定。
權(quán)利要求
1.一種存儲(chǔ)系統(tǒng)，包括至少一個(gè)存儲(chǔ)裝置；存儲(chǔ)控制器，配置為控制該至少一個(gè)存儲(chǔ)裝置的操作；第一時(shí)鐘線(xiàn)，從存儲(chǔ)控制器的寫(xiě)時(shí)鐘輸出延伸到該至少一個(gè)存儲(chǔ)裝置的時(shí)鐘端口，以將時(shí)鐘信號(hào)提供給該至少一個(gè)存儲(chǔ)裝置；以及第二時(shí)鐘線(xiàn)，從該至少一個(gè)存儲(chǔ)裝置的時(shí)鐘端口延伸到存儲(chǔ)控制器的讀時(shí)鐘輸入，以將施加到存儲(chǔ)裝置時(shí)鐘端口的時(shí)鐘信號(hào)轉(zhuǎn)發(fā)給存儲(chǔ)控制器的讀時(shí)鐘輸入。
2.如權(quán)利要求1的存儲(chǔ)系統(tǒng)，進(jìn)一步包括同步電路，設(shè)置在該至少一個(gè)存儲(chǔ)裝置中，配置為接收來(lái)自存儲(chǔ)控制器的時(shí)鐘信號(hào)，并使輸出數(shù)據(jù)與轉(zhuǎn)發(fā)回存儲(chǔ)控制器的時(shí)鐘信號(hào)相同步。
3.如權(quán)利要求2的存儲(chǔ)系統(tǒng)，其中將同步電路配置為使該輸出數(shù)據(jù)與接收的時(shí)鐘信號(hào)相同步，以便從與該接收的時(shí)鐘信號(hào)相同步的存儲(chǔ)裝置的數(shù)據(jù)輸出來(lái)輸出該輸出數(shù)據(jù)。
4.如權(quán)利要求2的存儲(chǔ)系統(tǒng)，其中將同步電路配置為使該輸出數(shù)據(jù)與轉(zhuǎn)發(fā)的時(shí)鐘信號(hào)相同步，以便該輸出數(shù)據(jù)與存儲(chǔ)控制器的讀時(shí)鐘輸入和數(shù)據(jù)輸入處所轉(zhuǎn)發(fā)的時(shí)鐘信號(hào)相同步。
5.如權(quán)利要求1的存儲(chǔ)系統(tǒng)，進(jìn)一步包括多條數(shù)據(jù)線(xiàn)，其在存儲(chǔ)裝置和用于傳遞輸出數(shù)據(jù)的存儲(chǔ)控制器之間延伸，其中每條數(shù)據(jù)線(xiàn)都具有與第二時(shí)鐘線(xiàn)基本相同的長(zhǎng)度。
6.如權(quán)利要求1的存儲(chǔ)系統(tǒng)，其中存儲(chǔ)裝置進(jìn)一步包括數(shù)據(jù)輸入，以便根據(jù)所接收的時(shí)鐘信號(hào)接收寫(xiě)數(shù)據(jù)，其中該數(shù)據(jù)輸入包括輸入緩沖器來(lái)將要寫(xiě)的數(shù)據(jù)進(jìn)行鎖存。
7.如權(quán)利要求1的存儲(chǔ)系統(tǒng)，其中該至少一個(gè)存儲(chǔ)裝置包括提供在存儲(chǔ)模塊中的多個(gè)存儲(chǔ)裝置，且其中經(jīng)由各自的第一和第二時(shí)鐘線(xiàn)將每個(gè)存儲(chǔ)裝置獨(dú)立地連接到存儲(chǔ)控制器。
8.如權(quán)利要求1的存儲(chǔ)系統(tǒng)，其中該存儲(chǔ)系統(tǒng)是雙數(shù)據(jù)速率(DDR)存儲(chǔ)系統(tǒng)。
9.一種存儲(chǔ)裝置，包括輸出端口，用于輸出一個(gè)輸出數(shù)據(jù)；和時(shí)鐘端口，用于接收時(shí)鐘信號(hào)并轉(zhuǎn)發(fā)該時(shí)鐘信號(hào)，其中相對(duì)于所轉(zhuǎn)發(fā)的時(shí)鐘信號(hào)輸出該輸出數(shù)據(jù)。
10.如權(quán)利要求9的存儲(chǔ)裝置，進(jìn)一步包括同步電路，配置為使得該輸出數(shù)據(jù)與所接收的時(shí)鐘信號(hào)同步。
11.如權(quán)利要求10的存儲(chǔ)裝置，其中將同步電路配置為使該輸出數(shù)據(jù)與所接收的時(shí)鐘信號(hào)同步，以便從與所接收的時(shí)鐘信號(hào)同步的存儲(chǔ)裝置的數(shù)據(jù)輸出來(lái)輸出該輸出數(shù)據(jù)。
12.如權(quán)利要求10的存儲(chǔ)裝置，其中將時(shí)鐘端口配置為接收來(lái)自存儲(chǔ)控制器的時(shí)鐘信號(hào)，并將所接收的時(shí)鐘信號(hào)轉(zhuǎn)發(fā)回存儲(chǔ)控制器。
13.如權(quán)利要求12的存儲(chǔ)裝置，其中將同步電路配置為使該輸出數(shù)據(jù)與轉(zhuǎn)發(fā)的時(shí)鐘信號(hào)同步，以便該輸出數(shù)據(jù)與存儲(chǔ)控制器的讀時(shí)鐘輸入和數(shù)據(jù)輸入處所轉(zhuǎn)發(fā)的時(shí)鐘信號(hào)相同步。
14.一種存儲(chǔ)系統(tǒng)，包括多個(gè)存儲(chǔ)裝置，每個(gè)存儲(chǔ)裝置都具有各自的時(shí)鐘端口和各自的數(shù)據(jù)端口；存儲(chǔ)控制器，配置為控制多個(gè)存儲(chǔ)裝置的操作，該存儲(chǔ)控制器具有分別對(duì)應(yīng)于每個(gè)存儲(chǔ)裝置的各自的寫(xiě)時(shí)鐘輸出和各自的讀時(shí)鐘輸入；各自的第一時(shí)鐘線(xiàn)，從該存儲(chǔ)控制器各自的寫(xiě)時(shí)鐘輸出延伸到各自的存儲(chǔ)裝置的各自的時(shí)鐘端口，以將時(shí)鐘信號(hào)提供給各自的存儲(chǔ)裝置；以及各自的第二時(shí)鐘線(xiàn)，從各自的存儲(chǔ)裝置的各自時(shí)鐘端口延伸到該存儲(chǔ)控制器的各自的讀時(shí)鐘輸入，其中將提供給該各自的存儲(chǔ)裝置的各自的時(shí)鐘端口的時(shí)鐘信號(hào)反饋給該存儲(chǔ)控制器的各自的讀時(shí)鐘輸入。
15.如權(quán)利要求14的存儲(chǔ)系統(tǒng)，進(jìn)一步包括各自的雙向數(shù)據(jù)線(xiàn)總線(xiàn)，在存儲(chǔ)裝置和存儲(chǔ)控制器之間延伸，其中各自的雙向數(shù)據(jù)線(xiàn)總線(xiàn)都具有與各自的第二時(shí)鐘線(xiàn)基本相同的長(zhǎng)度。
16.如權(quán)利要求15的存儲(chǔ)系統(tǒng)，其中每個(gè)存儲(chǔ)裝置進(jìn)一步包括各自的數(shù)據(jù)輸入，用于接收與所接收的時(shí)鐘信號(hào)有關(guān)的寫(xiě)數(shù)據(jù)，其中該數(shù)據(jù)輸入包括配置用于鎖存所接收的寫(xiě)數(shù)據(jù)的輸入緩沖器。
17.如權(quán)利要求14的存儲(chǔ)系統(tǒng)，進(jìn)一步包括各自的同步電路，設(shè)置在每個(gè)存儲(chǔ)裝置中，配置用于接收來(lái)自存儲(chǔ)控制器的時(shí)鐘信號(hào)，并使各自的數(shù)據(jù)端口處的輸出數(shù)據(jù)與反饋回存儲(chǔ)控制器的時(shí)鐘信號(hào)相同步。
18.如權(quán)利要求17的存儲(chǔ)系統(tǒng)，其中該存儲(chǔ)系統(tǒng)是雙數(shù)據(jù)速率(DDR)存儲(chǔ)系統(tǒng)。
19.如權(quán)利要求18的存儲(chǔ)系統(tǒng)，其中該多個(gè)存儲(chǔ)裝置設(shè)置在存儲(chǔ)模塊上。
20.如權(quán)利要求19的存儲(chǔ)系統(tǒng)，其中通過(guò)存儲(chǔ)模塊接口將存儲(chǔ)控制器連接到多個(gè)存儲(chǔ)裝置上。
全文摘要
本發(fā)明涉及一種具有兩條時(shí)鐘線(xiàn)的存儲(chǔ)裝置的存儲(chǔ)系統(tǒng)。本發(fā)明的一個(gè)實(shí)施例提供了一種存儲(chǔ)系統(tǒng)，包括至少一個(gè)存儲(chǔ)裝置；控制存儲(chǔ)裝置操作的存儲(chǔ)控制器；第一時(shí)鐘線(xiàn)，其從存儲(chǔ)控制器的寫(xiě)時(shí)鐘輸出延伸到該存儲(chǔ)裝置的時(shí)鐘端口，以將時(shí)鐘信號(hào)提供給該存儲(chǔ)裝置；以及第二時(shí)鐘線(xiàn)，其從該存儲(chǔ)裝置的時(shí)鐘端口延伸到存儲(chǔ)控制器的讀時(shí)鐘輸入，以將施加到存儲(chǔ)裝置時(shí)鐘端口的時(shí)鐘信號(hào)轉(zhuǎn)發(fā)回存儲(chǔ)控制器的讀時(shí)鐘輸入。該存儲(chǔ)裝置可進(jìn)一步包括同步電路，其適合于接收來(lái)自存儲(chǔ)控制器的時(shí)鐘信號(hào)，并提供與所轉(zhuǎn)發(fā)的時(shí)鐘信號(hào)同步的輸出數(shù)據(jù)。
文檔編號(hào)G06F3/06GK1755606SQ20051010649
公開(kāi)日2006年4月5日 申請(qǐng)日期2005年9月30日 優(yōu)先權(quán)日2004年9月30日
發(fā)明者H·魯克鮑爾, C·西歇特, D·薩維納克, P·格雷戈里烏斯, P·瓦爾納 申請(qǐng)人:因芬尼昂技術(shù)股份公司