專利名稱：第一存儲(chǔ)器存取與第二存儲(chǔ)器存取的比率與時(shí)鐘工作循環(huán)無(wú)關(guān)的偽雙端口存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
所揭示的實(shí)施例大體上涉及偽雙端口存儲(chǔ)器。 背景技水
雙端口存儲(chǔ)器通常具有兩個(gè)端口和一存儲(chǔ)器單元陣列。存儲(chǔ)器陣列可同時(shí)從所述兩 個(gè)端口存取，假設(shè)正從一個(gè)端口存取的存儲(chǔ)器單元與正從另一端口存取的存儲(chǔ)器單元不 是相同的存儲(chǔ)器單元。用于此類雙端口存儲(chǔ)器中的常見(jiàn)類型的存儲(chǔ)器單元包括八個(gè)場(chǎng)效 應(yīng)晶體管(FET)。所述晶體管中的四個(gè)經(jīng)互連以形成兩個(gè)交叉耦合式反相器。存儲(chǔ)器單 元的第一數(shù)據(jù)節(jié)點(diǎn)D是反相器中的第一反相器的輸出引線處和反相器中的第二反相器的 輸入引線處的節(jié)點(diǎn)。存儲(chǔ)器單元的第二數(shù)據(jù)節(jié)點(diǎn)DN是反相器中的第二反相器的輸出引 線處和反相器中的第一反相器的輸入引線處的節(jié)點(diǎn)。存在耦合到第一數(shù)據(jù)節(jié)點(diǎn)D的兩個(gè) 存取晶體管。提供第一存取晶體管以使得第一位線B1可選擇性地耦合到第一數(shù)據(jù)節(jié)點(diǎn)D。 提供第二存取晶體管以使得第二位線B2可選擇性地耦合到第一數(shù)據(jù)節(jié)點(diǎn)D。類似地，存 在耦合到第二數(shù)據(jù)節(jié)點(diǎn)DN的兩個(gè)存取晶體管。提供第一存取晶體管以使得第一位線條 BIN可耦合到第二節(jié)點(diǎn)DN。提供第二存取晶體管以使得第二位線條B2N可耦合到第二 節(jié)點(diǎn)DN。第一位線Bl和第一位線條BIN構(gòu)成位線對(duì)，且用于將所定址的存儲(chǔ)器單元耦 合到雙端口存儲(chǔ)器的兩個(gè)端口中的第一端口。第二位線B2和第二位線條B2N構(gòu)成位線 對(duì)，且用于將所定址的存儲(chǔ)器單元耦合到雙端口存儲(chǔ)器的兩個(gè)端口中的第二端口。
單端口存儲(chǔ)器中的存儲(chǔ)器單元通常僅包含六個(gè)晶體管。如同在八晶體管式單元中的
狀況，所述晶體管中的四個(gè)形成交叉耦合式反相器結(jié)構(gòu)。然而，不同于在八晶體管式單 元中具有兩對(duì)存取晶體管，六晶體管式單元僅具有一對(duì)存取晶體管。提供第一存取晶體 管以用于將交叉耦合式反相器的第一數(shù)據(jù)節(jié)點(diǎn)D選擇性地耦合到位線B。提供第二存取 晶體管以用于將交叉耦合式反相器的第二數(shù)據(jù)節(jié)點(diǎn)DN耦合到位線條BN。當(dāng)使用相同工 藝來(lái)制造六晶體管式存儲(chǔ)器單元和八晶體管式單元時(shí)，六晶體管式存儲(chǔ)器單元通常僅消 耗八晶體管式單元的集成電路面積的約一半。
為了利用六晶體管式存儲(chǔ)器單元的較小尺寸，通常使用被稱作為偽雙端口存儲(chǔ)器的
存儲(chǔ)器裝置。在一實(shí)例中，偽雙端口存儲(chǔ)器具有單個(gè)存儲(chǔ)器陣列，其中陣列的每一存儲(chǔ) 器單元是六晶體管式存儲(chǔ)器單元，所述六晶體管式存儲(chǔ)器單元可選擇性地耦合到單對(duì)位 線(例如，位線B和位線條BN)。所述存儲(chǔ)器陣列作為單端口存儲(chǔ)器操作，因?yàn)橐淮蝺H 執(zhí)行一個(gè)存儲(chǔ)器存取。
然而，偽雙端口存儲(chǔ)器在其具有兩個(gè)端口方面模擬雙端口存儲(chǔ)器。在供應(yīng)到偽雙端 口存儲(chǔ)器的時(shí)鐘信號(hào)的單個(gè)循環(huán)內(nèi)，表現(xiàn)為從一個(gè)端口執(zhí)行存儲(chǔ)器陣列的第一存取且從 另一端口執(zhí)行存儲(chǔ)器陣列的第二存取。然而，事實(shí)上，存儲(chǔ)器陣列的兩個(gè)存取以快速連 續(xù)的方式執(zhí)行。舉例來(lái)說(shuō)，如果將要從偽雙端口存儲(chǔ)器的第一端口執(zhí)行讀取操作且將要 從偽雙端口存儲(chǔ)器的第二端口執(zhí)行寫入操作，那么在第一時(shí)刻將來(lái)自所定址的存儲(chǔ)器單 元的數(shù)據(jù)輸出到第一端口的數(shù)據(jù)端子上，其中所定址的存儲(chǔ)器單元的地址提供于第一端 口的地址端子上。在讀取操作之后，接著執(zhí)行將第二端口的數(shù)據(jù)端子上的數(shù)據(jù)寫入到所 定址的存儲(chǔ)器單元中的寫入操作，其中所定址的存儲(chǔ)器單元的地址提供于第二端口的地 址端子上。所述兩個(gè)存取以快速連續(xù)的方式發(fā)生以使得在偽雙端口存儲(chǔ)器的外部看起來(lái)， 偽雙端口存儲(chǔ)器允許對(duì)存儲(chǔ)器陣列的兩個(gè)存取同時(shí)進(jìn)行(即，在外部供應(yīng)的時(shí)鐘信號(hào)的 單個(gè)循環(huán)期間)。
在偽雙端口存儲(chǔ)器內(nèi)，有時(shí)被稱作為延時(shí)多路復(fù)用器(TDM)的結(jié)構(gòu)起作用以控制 對(duì)單個(gè)存儲(chǔ)器陣列的所述兩個(gè)存取。TDM使用時(shí)鐘信號(hào)的上升沿來(lái)起始第一存儲(chǔ)器存 取。TDM使用時(shí)鐘信號(hào)的下降沿來(lái)起始第二存儲(chǔ)器存取。
在存在將要在偽雙端口存儲(chǔ)器中的單個(gè)存儲(chǔ)器陣列上執(zhí)行兩個(gè)存儲(chǔ)器存取的情況 下，本發(fā)明者已認(rèn)識(shí)到，執(zhí)行第一存取所需要的時(shí)間量有時(shí)可能并不等于執(zhí)行第二存取 所需要的時(shí)間量。舉例來(lái)說(shuō)，在一些存儲(chǔ)器陣列配置中，執(zhí)行第一存儲(chǔ)器讀取操作所需 要的時(shí)間量小于執(zhí)行第二存儲(chǔ)器寫入操作所需要的時(shí)間量。使用常規(guī)TDM方法使得總存
儲(chǔ)器存取時(shí)間變慢，因?yàn)榭捎糜谒鰞蓚€(gè)操作的相對(duì)時(shí)間量由發(fā)生時(shí)鐘循環(huán)的上升沿的 時(shí)間和發(fā)生時(shí)鐘循環(huán)的下降沿的時(shí)間來(lái)確定。舉例來(lái)說(shuō)，如果時(shí)鐘循環(huán)中時(shí)鐘信號(hào)是低 態(tài)的時(shí)間與所述時(shí)鐘信號(hào)是高態(tài)的時(shí)間一樣長(zhǎng)(即，時(shí)鐘信號(hào)具有50/50的工作循環(huán))， 那么必須允許相同時(shí)間量來(lái)執(zhí)行較快讀取操作和較慢寫入操作兩者。結(jié)果是在讀取操作 已完成之后開(kāi)始且在時(shí)鐘信號(hào)的下降沿時(shí)結(jié)束的時(shí)間量被浪費(fèi)了。
常規(guī)TDM方法不僅有時(shí)會(huì)在執(zhí)行兩個(gè)存儲(chǔ)器存取所需要的相對(duì)時(shí)間量并不匹配時(shí) 鐘信號(hào)的工作循環(huán)的情形下使總存儲(chǔ)器存取時(shí)間變慢，而且常規(guī)TDM方法也可能會(huì)由于 使用時(shí)鐘信號(hào)的下降沿來(lái)起始操作而使總存儲(chǔ)器存取時(shí)間比其原本將必須具有的總存儲(chǔ)
器存取時(shí)間慢。時(shí)鐘信號(hào)的工作循環(huán)中可能會(huì)存在抖動(dòng)，使得時(shí)鐘信號(hào)的下降沿的時(shí)序 隨不同時(shí)鐘循環(huán)而變化。如果電路對(duì)于一個(gè)時(shí)鐘信號(hào)工作循環(huán)條件下的操作來(lái)說(shuō)是優(yōu)化 的，那么所述電路對(duì)于另一時(shí)鐘信號(hào)工作循環(huán)條件下的操作來(lái)說(shuō)通常不是優(yōu)化的。通常 將時(shí)間余量建置到電路中以使得偽雙端口存儲(chǔ)器的電路將在所有時(shí)鐘信號(hào)工作循環(huán)條件 下正確地操作。在適當(dāng)操作不需要時(shí)間余量的某些操作條件下所述時(shí)間余量轉(zhuǎn)化為被浪 費(fèi)的時(shí)間。因此，偽雙端口存儲(chǔ)器的最大時(shí)鐘頻率經(jīng)指定以低于在不具有此類時(shí)間余量 的情況下可具有的最大時(shí)鐘頻率。 需要改進(jìn)的偽雙端口存儲(chǔ)器。
發(fā)明內(nèi)容
一種偽雙端口存儲(chǔ)器在外部供應(yīng)的時(shí)鐘信號(hào)CLK的單個(gè)周期期間執(zhí)行第一存儲(chǔ)器存 取操作和第二存儲(chǔ)器存取操作兩者。所述偽雙端口存儲(chǔ)器包含存儲(chǔ)器單元陣列和控制電 路?？刂齐娐钒舆t電路和一些數(shù)字邏輯。
響應(yīng)信號(hào)CLK的第一邊沿，控制電路產(chǎn)生第一控制信號(hào)。第一控制信號(hào)起始第一存 儲(chǔ)器存取操作。在一實(shí)例中，第一存儲(chǔ)器存取是讀取。在第一時(shí)間量A之后，延遲電路 產(chǎn)生第一重設(shè)信號(hào)。第一重設(shè)信號(hào)用來(lái)終止第一存儲(chǔ)器存取操作。 控制電路自動(dòng)產(chǎn)生第二控制信號(hào)，所述第二控制信號(hào)引起第二存儲(chǔ)器存取操作被執(zhí) 行。存儲(chǔ)器陣列的位線的預(yù)充電在第二存儲(chǔ)器存取操作中首先發(fā)生。在第一存儲(chǔ)器存取 操作的結(jié)束與預(yù)充電的結(jié)束之間的第二時(shí)間量取決于經(jīng)過(guò)所述一些數(shù)字邏輯的信號(hào)傳播 延遲時(shí)間B。
當(dāng)預(yù)充電停止時(shí)，第二控制信號(hào)起始第二存儲(chǔ)器存取操作的第二存儲(chǔ)器存取。在一 實(shí)例中，第二存儲(chǔ)器存取是寫入。在第三時(shí)間量C之后，延遲電路產(chǎn)生第二重設(shè)信號(hào)。 第二重設(shè)信號(hào)用來(lái)終止第二存儲(chǔ)器存取且因此也終止第二存儲(chǔ)器存取操作。
終止第一存儲(chǔ)器存取操作的時(shí)間和起始第二存儲(chǔ)器存取操作的時(shí)間并不取決于發(fā)生 時(shí)鐘信號(hào)CLK的下降沿的時(shí)間。第一存儲(chǔ)器存取操作的持續(xù)時(shí)間并不取決于信號(hào)CLK 的工作循環(huán)，而是取決于經(jīng)過(guò)控制電路的非計(jì)時(shí)延遲。在偽雙端口存儲(chǔ)器的設(shè)計(jì)中，可 通過(guò)增加或減小由延遲電路引入的延遲時(shí)間A來(lái)增加或減小分配給第一存儲(chǔ)器存取操作 的時(shí)間量。
預(yù)充電周期自動(dòng)地跟隨第一存儲(chǔ)器存取操作的終止。預(yù)充電周期的持續(xù)時(shí)間也不取 決于信號(hào)CLK的工作循環(huán)，而是取決于經(jīng)過(guò)控制電路的非計(jì)時(shí)延遲。在特定偽雙端口存 儲(chǔ)器的設(shè)計(jì)中，可通過(guò)增加或減小傳播延遲時(shí)間B來(lái)增加或減小分配給為第二存儲(chǔ)器存
取做準(zhǔn)備的預(yù)充電的時(shí)間量?？上騻鞑ヂ窂教砑臃欠聪噙壿嫽驈膫鞑ヂ窂饺コ欠聪噙?輯來(lái)增加或減小延遲時(shí)間B。
第二存儲(chǔ)器存取的持續(xù)時(shí)間也不取決于信號(hào)CLK的工作循環(huán)，而是取決于經(jīng)過(guò)控制 電路的非計(jì)時(shí)延遲。在特定偽雙端口存儲(chǔ)器的設(shè)計(jì)中，可通過(guò)增加或減小由延遲電路引 入的延遲時(shí)間C來(lái)增加或減小分配給第二存儲(chǔ)器存取的時(shí)間量。在一實(shí)施例中，因?yàn)橄?同延遲電路產(chǎn)生延遲時(shí)間A和C兩者，所以延遲時(shí)間A和C相等。
避免了與使用外部時(shí)鐘信號(hào)的下降沿(其中下降沿具有不良的大量抖動(dòng))來(lái)起始第 二存儲(chǔ)器存取操作相關(guān)的問(wèn)題，因?yàn)橥獠抗?yīng)的時(shí)鐘信號(hào)的下降沿并不用來(lái)終止第一讀 取操作或起始第二寫入操作。分配給第一存儲(chǔ)器存取操作的時(shí)間與分配給第二存儲(chǔ)器存 取操作的時(shí)間的比率與外部供應(yīng)的時(shí)鐘信號(hào)CLK的工作循環(huán)無(wú)關(guān)。延遲時(shí)間A、 B和C 可經(jīng)調(diào)整以使得所述比率小于信號(hào)CLK的工作循環(huán)。或者，延遲時(shí)間A、 B和C可經(jīng)調(diào) 整以使得所述比率大于信號(hào)CLK的工作循環(huán)。因此，控制電路設(shè)計(jì)是多變的，因?yàn)榭稍?存儲(chǔ)器的設(shè)計(jì)階段容易地調(diào)整分配給第一和第二存儲(chǔ)器存取的時(shí)間以便適應(yīng)具有不同尺 寸和/或特征的不同存儲(chǔ)器單元。
在以下具體實(shí)施方式
中描述額外硬件實(shí)施例和額外方法。此發(fā)明內(nèi)容并非意在限定
本發(fā)明。本發(fā)明由權(quán)利要求書(shū)界定。
圖1是根據(jù)一實(shí)施例的偽雙端口存儲(chǔ)器裝置1的高級(jí)方框圖。 圖2是圖1的存儲(chǔ)器陣列2的更詳細(xì)的圖。
圖3是圖1的八個(gè)列多路復(fù)用器/多路分用器3到10的更詳細(xì)的圖。
圖4是圖1的方框11的地址輸入鎖存器和讀取/寫入多路復(fù)用器部分的更詳細(xì)的圖。
圖5是圖1的方框11的數(shù)據(jù)輸入鎖存器部分的更詳細(xì)的圖。
圖6是圖1的讀取時(shí)鐘生成器電路12、寫入時(shí)鐘生成器電路13、延時(shí)多路復(fù)用器電
路14和單觸發(fā)電路15的更詳細(xì)的圖。
圖7是說(shuō)明圖1到圖6的偽雙端口存儲(chǔ)器裝置1的操作的波形圖。
圖8是陳述由圖1到圖6的偽雙端口存儲(chǔ)器裝置1執(zhí)行的方法的流程圖。
具體實(shí)施例方式
圖1是根據(jù)一實(shí)施例的偽雙端口存儲(chǔ)器裝置1的高級(jí)方框圖。存儲(chǔ)器裝置1包含靜 態(tài)隨機(jī)存取存儲(chǔ)器單元陣列2。在所說(shuō)明的實(shí)例中，陣列2包含兩行存儲(chǔ)器單元，其中 每一行包含十六個(gè)存儲(chǔ)器單元。除陣列2以外，存儲(chǔ)器裝置1包含一組八個(gè)列多路復(fù)用
器/多路分用器3到10。僅說(shuō)明了第一列多路復(fù)用器/多路分用器3和第八列多路復(fù)用器/ 多路分用器10。存儲(chǔ)器裝置1還包含地址輸入鎖存器、讀取/寫入多路復(fù)用器和數(shù)據(jù)輸入 鎖存器電路11、讀取時(shí)鐘生成器電路12、寫入時(shí)鐘生成器電路13、延時(shí)多路復(fù)用器電路 14，和單觸發(fā)電路15。方框3到15中的電路是控制對(duì)陣列2的存取的控制電路。
圖2是存儲(chǔ)器陣列2的更詳細(xì)的圖。存儲(chǔ)器單元中的每一者是六晶體管式存儲(chǔ)器單 元。元件符號(hào)16識(shí)別陣列的左上角中的存儲(chǔ)器單元。存儲(chǔ)器單元16的晶體管中的四個(gè) 經(jīng)互連以形成一對(duì)交叉耦合式反相器17和18。存儲(chǔ)器單元16的第一數(shù)據(jù)節(jié)點(diǎn)D耦合到 反相器17的輸出引線且耦合到反相器18的輸入引線。存儲(chǔ)器單元16的第二數(shù)據(jù)節(jié)點(diǎn) DN耦合到反相器18的輸出引線且耦合到反相器17的輸入引線。提供第一存取晶體管 19以使得數(shù)據(jù)節(jié)點(diǎn)D可選擇性地耦合到垂直延伸的位線B0。提供第二存取晶體管20以 使得數(shù)據(jù)節(jié)點(diǎn)DN可選擇性地耦合到垂直延伸的位線B0N。如所說(shuō)明，位線對(duì)BO和BON、
Bl和BIN........ B15和B15N在垂直方向上延伸穿過(guò)陣列。舉例來(lái)說(shuō)，位線對(duì)B0和
BON垂直地向上延伸穿過(guò)存儲(chǔ)器單元的最左列。在所述標(biāo)記中后綴"N"指示"非"，或具有 相同信號(hào)名稱但不具有后綴"N"的信號(hào)的補(bǔ)數(shù)。一對(duì)字線WLO和WL1在水平方向上延伸 穿過(guò)陣列。字線WLO耦合到陣列的上部行存儲(chǔ)器單元的各個(gè)存儲(chǔ)器單元的存取晶體管的 柵極。字線WL1耦合到陣列的下部行存儲(chǔ)器單元的各個(gè)存儲(chǔ)器單元的存取晶體管的柵 極。
圖3是圖1的八個(gè)列多路復(fù)用器/多路分用器3到10的更詳細(xì)的圖。每一列多路復(fù) 用器/多路分用器具有兩對(duì)位線引線。舉例來(lái)說(shuō)，列多路復(fù)甩器/多路分用器3具有耦合到 第一對(duì)位線B0和BON的引線且還具有耦合到第二對(duì)位線Bl和BIN的引線。在圖3中， 所述兩對(duì)位線被說(shuō)明為從上向下延伸到列多路復(fù)用器/多路分用器3中。
每一列多路復(fù)用器/多路分用器接收讀取列地址RCAO和其補(bǔ)數(shù)RCA0N。在讀取操 作期間，由多路復(fù)用器23將兩對(duì)位線中的一對(duì)多路復(fù)用到讀出放大器22的一對(duì)差分輸 入引線上。由值RCAO和RCAON來(lái)確定對(duì)兩對(duì)位線中的哪一對(duì)進(jìn)行多路復(fù)用。讀出放 大器22包含鎖存器，所述鎖存器鎖存將要輸出到列多路復(fù)用器/多路分用器的數(shù)據(jù)輸出 引線上的值。鎖存器當(dāng)輸入信號(hào)SENS是低態(tài)時(shí)透明，且鎖存器當(dāng)信號(hào)SENS從低態(tài)轉(zhuǎn) 變到高態(tài)時(shí)鎖存。存儲(chǔ)器裝置1的數(shù)據(jù)輸出引線DOUT
分別是八個(gè)列多路復(fù)用器/多 路分用器3到IO的數(shù)據(jù)輸出引線。
每一列多路復(fù)用器/多路分用器還接收內(nèi)部時(shí)鐘信號(hào)ICLK。信號(hào)ICLK是當(dāng)ICLK是 低態(tài)時(shí)引起位線預(yù)充電的預(yù)充電信號(hào)。下文進(jìn)一步詳細(xì)描述信號(hào)ICLK。
每一列多路復(fù)用器/多路分用器還接收寫入列地址WCA0和其補(bǔ)數(shù)WCA0N。每一列 多路復(fù)用器/多路分用器還接收所鎖存的數(shù)據(jù)輸入值和其補(bǔ)數(shù)。舉例來(lái)說(shuō)，第一列多路復(fù) 用器/多路分用器3接收所鎖存的輸入數(shù)據(jù)值DIN
和其補(bǔ)數(shù)DINN
。在寫入操作期間， 由多路分用器21將數(shù)據(jù)輸入值DIN[O]和DINN
多路分用到耦合到列多路復(fù)用器/多路 分用器3的兩對(duì)位線中的一對(duì)上。由寫入列地址WCAO和其補(bǔ)數(shù)WCAON來(lái)確定特定對(duì) 位線。因此，在讀取操作期間，數(shù)據(jù)從選定對(duì)位線傳遞經(jīng)過(guò)多路復(fù)用器23、經(jīng)過(guò)讀出放 大器22且到達(dá)列多路復(fù)用器/多路分用器3的數(shù)據(jù)輸出引線DOUT
上。在寫入操作期 間，數(shù)據(jù)從數(shù)據(jù)輸入引線DIN[O]和DINN[O]傳遞經(jīng)過(guò)多路分用器21且到達(dá)選定對(duì)位線 B0和BON或Bl和BIN上。
圖4是圖1的方框11的地址輸入鎖存器和讀取/寫入多路復(fù)用器部分的更詳細(xì)的圖。 圖4的電路鎖存?zhèn)魅氲膬晌蛔x取地址RADR[1:0]且還鎖存?zhèn)魅氲膬晌粚懭氲刂稺ADR [l:O]。圖4的電路輸出字線值WL1和WLO、讀取列地址值RCAO和RCAON，以及寫入 列地址值WCAO和WCA0N。
圖5是圖1的方框11的數(shù)據(jù)輸入鎖存器部分的更詳細(xì)的圖。如所說(shuō)明，存在八個(gè)等 同的數(shù)據(jù)輸入鎖存器24到31，所述數(shù)據(jù)輸入鎖存器24到31經(jīng)并聯(lián)組織以使得其鎖存 八位輸入數(shù)據(jù)值DATAIN[7:0]且輸出八位所鎖存的數(shù)據(jù)值DIN[7:0]和其補(bǔ)數(shù)DINN[7:0]。 使用寫入時(shí)鐘信號(hào)來(lái)將傳入的輸入數(shù)據(jù)值DATAIN[7:0]鎖存到八個(gè)數(shù)據(jù)輸入鎖存器中。 每一數(shù)據(jù)輸入鎖存器當(dāng)寫入時(shí)鐘信號(hào)WCLK是低態(tài)時(shí)透明，且當(dāng)寫入時(shí)鐘信號(hào)WCLK 從低態(tài)轉(zhuǎn)變到高態(tài)時(shí)鎖存。在數(shù)據(jù)輸入鎖存器24中，構(gòu)成通門32以及交叉耦合式反相 器33和34的晶體管一起形成透明鎖存器35。當(dāng)讀取/寫入解碼時(shí)鐘信號(hào)RWDCLK被斷 言為高態(tài)時(shí)，存儲(chǔ)在數(shù)據(jù)輸入鎖存器中的數(shù)字值以及所存儲(chǔ)的數(shù)字值的補(bǔ)數(shù)被供應(yīng)到數(shù) 據(jù)輸入鎖存器的數(shù)據(jù)引線DIN[O]和DINN[O]上。另一方面，如果信號(hào)RWDCLK是低態(tài)， 那么兩個(gè)輸出引線DIN[O]和DINN[O]上的兩個(gè)信號(hào)被強(qiáng)制為高態(tài)。
圖6是圖1的讀取時(shí)鐘生成器電路12、寫入時(shí)鐘生成器電路13、延時(shí)多路復(fù)用器電 路14和單觸發(fā)電路15的更詳細(xì)的圖。偽雙端口存儲(chǔ)器1是相對(duì)于外部供應(yīng)的時(shí)鐘信號(hào) CLK同步地操作的同步存儲(chǔ)器。當(dāng)外部供應(yīng)的時(shí)鐘信號(hào)CLK轉(zhuǎn)變?yōu)楦邞B(tài)時(shí)，讀取時(shí)鐘生 成器電路12鎖存外部供應(yīng)的讀取選擇信號(hào)CSAN。 CSAN是低態(tài)有效信號(hào)。當(dāng)外部供應(yīng) 的時(shí)鐘信號(hào)CLK轉(zhuǎn)變?yōu)楦邞B(tài)時(shí)，寫入時(shí)鐘生成器電路13鎖存外部供應(yīng)的寫入選擇信號(hào) CSBN。 CSBN是低態(tài)有效信號(hào)。延時(shí)多路復(fù)用器電路14不由外部時(shí)鐘信號(hào)CLK計(jì)時(shí)且 不包含順序邏輯元件(即，不包含觸發(fā)器且不包含鎖存器)。圖6的電路輸出讀取時(shí)鐘信
號(hào)RCLK、寫入時(shí)鐘信號(hào)WCLK、內(nèi)部時(shí)鐘信號(hào)ICLK和讀取/寫入解碼時(shí)鐘信號(hào) RWDCLK。
下文結(jié)合圖7的波形圖描述偽雙端口存儲(chǔ)器裝置1的操作。圖7中前面有星號(hào)的信 號(hào)名稱是供應(yīng)到偽雙端口存儲(chǔ)器裝置1的外部供應(yīng)的輸入信號(hào)。
如圖7中所說(shuō)明，內(nèi)部時(shí)鐘信號(hào)ICLK起初是低態(tài)。如圖3中所說(shuō)明，ICLK被供應(yīng) 到列多路復(fù)用器/多路分用器3到10。當(dāng)ICLK是低態(tài)時(shí)，列多路復(fù)用器/多路分用器中的 每一者的P溝道晶體管36到38和39到41傳導(dǎo)。因此，所有位線對(duì)被預(yù)充電至電源電 壓VCC。位線的此預(yù)充電是初始條件。
因?yàn)樵跁r(shí)鐘信號(hào)CLK的單個(gè)循環(huán)中執(zhí)行讀取操作和寫入操作兩者，所以將兩位讀取 地址RADR[1:0]放在偽雙端口存儲(chǔ)器1的兩個(gè)讀取地址輸入引線42和43上，將讀取選 擇信號(hào)CSAN斷言在偽雙端口存儲(chǔ)器1的輸入引線44上，將兩位寫入地址WADR[1:0] 放在偽雙端口存儲(chǔ)器1的兩個(gè)寫入地址輸入引線45和46上，且將寫入選擇信號(hào)CSBN 斷言在偽雙端口存儲(chǔ)器1的輸入引線47上。將在寫入操作期間將要寫入的八位數(shù)據(jù)值 DATAIN[7:0]供應(yīng)到偽雙端口存儲(chǔ)器1的八個(gè)數(shù)據(jù)輸入引線48到55上。讀取地址輸入引 線42和43以及數(shù)據(jù)輸出引線117到124是偽雙端口存儲(chǔ)器裝置1的第一端口 (只讀端 口 )。寫入地址輸入引線45和46以及數(shù)據(jù)輸入引線48到55是偽雙端口存儲(chǔ)器裝置1的 第二端口 (只寫端口)。
當(dāng)時(shí)鐘信號(hào)CLK轉(zhuǎn)變?yōu)楦邞B(tài)時(shí)，讀取選擇信號(hào)CSAN的值被鎖存到圖6的讀取時(shí)鐘 生成器電路12的鎖存器中。如果CSAN是低態(tài)，那么鎖存器節(jié)點(diǎn)S6上的電壓被拉到接 地且由交叉耦合式反相器87到88鎖存。如果CSAN是高態(tài)，那么節(jié)點(diǎn)86上的電壓將維 持在其先前所鎖存的狀態(tài)。如圖7的波形圖展示，CSAN在當(dāng)前所描述的操作實(shí)例中是 低態(tài)。因此，數(shù)字低態(tài)被鎖存到節(jié)點(diǎn)86中。因此，數(shù)字高態(tài)被鎖存到節(jié)點(diǎn)89中。節(jié)點(diǎn) 89上的數(shù)字值是讀取時(shí)鐘信號(hào)RCLK的值。因此，如圖7中所說(shuō)明，讀取時(shí)鐘信號(hào)RCLK 轉(zhuǎn)變?yōu)楦邞B(tài)。
以類似方式，寫入時(shí)鐘選擇信號(hào)CSBN被鎖存到圖6的寫入時(shí)鐘生成器13的鎖存器 中。如果CSBN是低態(tài)，那么節(jié)點(diǎn)90上的電壓被拉到接地且由交叉耦合式反相器91到 92鎖存。如果CSBN是高態(tài)，那么節(jié)點(diǎn)90上的電壓維持在其先前所鎖存的狀態(tài)。如圖7 的波形圖展示，CSBN在當(dāng)前所描述的操作實(shí)例中是低態(tài)。因此，數(shù)字低態(tài)被鎖存到節(jié) 點(diǎn)90中，且數(shù)字高態(tài)被鎖存到節(jié)點(diǎn)93中。節(jié)點(diǎn)93上的數(shù)字值是寫入時(shí)鐘信號(hào)WCLK 的值。因此，如圖7中所說(shuō)明，寫入時(shí)鐘信號(hào)WCLK轉(zhuǎn)變?yōu)楦邞B(tài)。
圖4的地址輸入鎖存器包含一對(duì)鎖存器94和95，其用于分別鎖存兩個(gè)讀取地址位 值RADR
和RADR[I]。鎖存器94和95當(dāng)信號(hào)RCLK是低態(tài)時(shí)透明且在RCLK的上升 沿時(shí)鎖存。因此，RADR
的值在RCLK的上升沿時(shí)被鎖存到鎖存器94中的節(jié)點(diǎn)96上。 因此，RADR[1]的值在RCLK的上升沿時(shí)被鎖存到鎖存器95中的節(jié)點(diǎn)97上。
在圖7的波形圖中的時(shí)間Tl， RCLK是低態(tài)且尚未轉(zhuǎn)變?yōu)楦邞B(tài)。因此，鎖存器94 透明。因此，節(jié)點(diǎn)96上存在RADR[O]。因?yàn)镽CLK是低態(tài)，所以NAND (與非)門98 輸出數(shù)字高態(tài)。因此，門控電路99將RCA0和RCA0N兩者斷言為高態(tài)。因?yàn)镽CAO和 RCA0N是高態(tài)且驅(qū)動(dòng)圖3的列多路復(fù)用器/多路分用器中的多路分用器的P溝道晶體管， 所以所述多路分用器被禁用且位線并不耦合到列多路復(fù)用器/多路分用器的讀出放大器 的輸入引線。
在圖7的波形圖中的時(shí)間Tl, RCLK是低態(tài)且鎖存器95透明。因此，節(jié)點(diǎn)97上存 在RADR[l]。因?yàn)槿鐖D7中所說(shuō)明RWDCLK是數(shù)字低態(tài)，所以節(jié)點(diǎn)97上的RADR[l] 的所鎖存的值經(jīng)過(guò)多路復(fù)用器IOO被供應(yīng)到節(jié)點(diǎn)101上。然而，因?yàn)镮CLK是低態(tài)，所 以門控電路102阻止節(jié)點(diǎn)101上的信號(hào)輸出到字線輸出引線103和104上。字線輸出引 線103和104上存在數(shù)字低態(tài)信號(hào)。因?yàn)閳D4的存儲(chǔ)器單元的存取晶體管是N溝道晶體 管，所以WLO和WL1上的低態(tài)信號(hào)防止陣列2中的存取晶體管中的任一者變?yōu)閭鲗?dǎo)。
圖4的地址輸入鎖存器進(jìn)一步包含第二對(duì)鎖存器105和106,其用于分別鎖存兩個(gè) 寫入地址位值WADR[O]和WADR[l]。鎖存器105和106當(dāng)信號(hào)WCLK是低態(tài)時(shí)透明且 在WCLK的上升沿時(shí)鎖存。因此，WADR[O]的值在WCLK的上升沿時(shí)被鎖存到鎖存器 105中的節(jié)點(diǎn)107上。因此，WADR[1]的值在WCLK的上升沿時(shí)被鎖存到鎖存器106中 的節(jié)點(diǎn)108上。
在圖7的波形圖中的時(shí)間T1， WCLK是低態(tài)且尚未轉(zhuǎn)變?yōu)楦邞B(tài)。因此，鎖存器105 透明。因此，節(jié)點(diǎn)107上存在WADR[O]。因?yàn)閃CLK是低態(tài)，所以NAND門109輸出 數(shù)字高態(tài)。因此，門控電路110將WCAO和WCAON兩者強(qiáng)制為低態(tài)。因?yàn)閃CAO和 WCA0N是低態(tài)且驅(qū)動(dòng)圖3的列多路復(fù)用器/多路分用器中的多路復(fù)用器的N溝道晶體管，
所以多路分用器被禁用且位線并不耦合到列多路復(fù)用器/多路分用器的數(shù)據(jù)輸入引線 DIN[7:0]和DINN[7:0]。
在圖7的波形圖中的時(shí)間Tl， WCLK是低態(tài)且鎖存器106透明。因此，節(jié)點(diǎn)108上 存在WADR[l]。因?yàn)槿鐖D7中所說(shuō)明RWDCLK是數(shù)字低態(tài)，所以節(jié)點(diǎn)108上的值并不 經(jīng)過(guò)多路復(fù)用器IOO被供應(yīng)到節(jié)點(diǎn)101上。在時(shí)間T1， ICLK是低態(tài)。因此，列多路復(fù)用器/多路分用器中的晶體管36到41傳 導(dǎo)。每一對(duì)位線的位線耦合到一起，且耦合到電源電壓VCC。因此，稱位線被預(yù)充電。
接下來(lái)，外部供應(yīng)的時(shí)鐘信號(hào)CLK轉(zhuǎn)變?yōu)楦邞B(tài)。在信號(hào)CLK轉(zhuǎn)變之前，信號(hào)CLK 是數(shù)字低態(tài)。如圖7的波形所指示，CSAN是數(shù)字低態(tài)。因此，圖6的NOR(或非)門 109將數(shù)字高態(tài)信號(hào)供應(yīng)到N溝道晶體管110的柵極。當(dāng)CLK轉(zhuǎn)變?yōu)楦邞B(tài)時(shí)，N溝道晶 體管111的柵極上存在高態(tài)信號(hào)。因此，N溝道晶體管111和110兩者皆在短暫時(shí)間量 內(nèi)傳導(dǎo)，直到數(shù)字髙態(tài)CLK信號(hào)傳播經(jīng)過(guò)反相器112和113以及NOR門109以將N溝 道晶體管110的柵極上的電壓強(qiáng)制為低態(tài)為止。因此，節(jié)點(diǎn)86上的電壓經(jīng)過(guò)晶體管111 和110被短暫地拉到接地。借此節(jié)點(diǎn)86上的電壓被鎖存為數(shù)字低態(tài)且節(jié)點(diǎn)89上的電壓 被鎖存為數(shù)字高態(tài)。在圖7的波形中由信號(hào)RCLK的低態(tài)到髙態(tài)轉(zhuǎn)變來(lái)說(shuō)明此情形。
通過(guò)類似過(guò)程，信號(hào)CLK的低態(tài)到高態(tài)轉(zhuǎn)變引起數(shù)字低態(tài)信號(hào)被鎖存到圖6的 WCLK生成器13中的節(jié)點(diǎn)90上。N溝道晶體管114和115短暫傳導(dǎo)。結(jié)果是節(jié)點(diǎn)93上 的信號(hào)WCLK的低態(tài)到高態(tài)轉(zhuǎn)變。在圖7中由信號(hào)WCLK的低態(tài)到高態(tài)轉(zhuǎn)變來(lái)說(shuō)明此 情形。WCLK的低態(tài)到高態(tài)轉(zhuǎn)變引起WADR[1:0]被鎖存到圖4的地址輸入鎖存器的鎖存 器105和106中。
當(dāng)RCLK轉(zhuǎn)變?yōu)楦邞B(tài)時(shí)，圖4的鎖存器94和95分別將讀取地址值RADR[O]和RADR[l] 鎖存到節(jié)點(diǎn)96和97上。因?yàn)镽CLK是高態(tài)且RWDCLK是低態(tài)，所以NAND門98輸出 數(shù)字低態(tài)信號(hào)。因此，門控電路99并不像之前一樣將RCA0和RCAON兩者強(qiáng)制為高態(tài)。 節(jié)點(diǎn)96上的所鎖存的RADR[O]值輸出作為RCAO，且其補(bǔ)數(shù)輸出作為RCA0N。為了為 下一讀取操作做準(zhǔn)備，將讀取列地址值供應(yīng)到列多路復(fù)用器/多路分用器3到10。在圖7 中由標(biāo)記為"到列多路復(fù)用器的列地址"的波形來(lái)表示此情形。如圖3中所見(jiàn)，讀取列 地址RCAO和RCAON引起多路復(fù)用器23選擇位線對(duì)中的一對(duì)且將選定對(duì)耦合到讀出放 大器22的輸入引線。
當(dāng)WCLK轉(zhuǎn)變?yōu)楦邞B(tài)時(shí)，信號(hào)RWDCLK是數(shù)字低態(tài)。因此，圖4的NAND門109 繼續(xù)輸出數(shù)字高態(tài)，且門控電路110繼續(xù)將寫入列地址值WCAO和WCAON兩者強(qiáng)制為 低態(tài)而達(dá)其無(wú)效狀態(tài)。
返回圖6，節(jié)點(diǎn)86上的高態(tài)到低態(tài)轉(zhuǎn)變被供應(yīng)到NAND門116的下部輸入引線上。 因此，NAND門116將內(nèi)部時(shí)鐘信號(hào)ICLK斷言為高態(tài)。在圖7中由信號(hào)ICLK的低態(tài)到 高態(tài)轉(zhuǎn)變來(lái)表示此情形。當(dāng)ICLK轉(zhuǎn)變?yōu)楦邞B(tài)時(shí)，陣列2的位線的預(yù)充電停止。為了為 下一讀取操作做準(zhǔn)備，圖3的預(yù)充電晶體管36到41變?yōu)椴粋鲗?dǎo)。 當(dāng)ICLK轉(zhuǎn)變?yōu)楦邞B(tài)時(shí)，圖4的門控電路102不再將數(shù)字邏輯電平低態(tài)信號(hào)強(qiáng)加到 兩個(gè)字線上。因此，節(jié)點(diǎn)97上鎖存的讀取地址值RADR[1]輸出到字線WL1輸出引線103 上。讀取地址值的補(bǔ)數(shù)輸出到字線WLO輸出引線104上。因此，字線WL0和WL1中的 一者上存在數(shù)字高態(tài)。在圖7的波形中由標(biāo)記為WL (WLO和WL1中的一者)的波形的 低態(tài)到高態(tài)轉(zhuǎn)變來(lái)表示此情形。如圖2中所見(jiàn)，字線上的高態(tài)值引起十六個(gè)存儲(chǔ)器單元 的相關(guān)行的所有存儲(chǔ)器單元的所有存取晶體管傳導(dǎo)。 一個(gè)完整的十六位值從陣列2輸出 到八個(gè)列多路復(fù)用器/多路分用器。八個(gè)列多路復(fù)用器3到10基于讀取地址值RCAO和 RCAON的值而選擇將要輸出到存儲(chǔ)器的數(shù)據(jù)輸出引線117到124上的一個(gè)八位值。選定 位線對(duì)上的差分電壓經(jīng)過(guò)列多路復(fù)用器/多路分用器的多路復(fù)用器耦合，且到達(dá)列多路復(fù) 用器/多路分用器的讀出放大器的輸入引線上。所得八位值被輸出到存儲(chǔ)器裝置1的輸出 引線117到124上。圖7中在標(biāo)記為DOUT[7:0](讀取)的波形中的時(shí)間T2處說(shuō)明所述 八位數(shù)據(jù)值的輸出。
返回圖6，單觸發(fā)電路125檢測(cè)ICLK信號(hào)的低態(tài)到高態(tài)轉(zhuǎn)變且輸出RESET信號(hào)的 高態(tài)脈沖。在圖7中由標(biāo)記為RESET的波形中的第一高態(tài)脈沖來(lái)說(shuō)明此情形。在圖7中， 標(biāo)記為A的虛線箭頭表示由單觸發(fā)電路125引入的延遲。
因?yàn)閳D6的NAND門126的上部輸入引線上存在RESET的高態(tài)值，所以RESET脈 沖為高態(tài)引起RCLK轉(zhuǎn)變?yōu)榈蛻B(tài)。RDWCLK為數(shù)字低態(tài)，因此NAND門126的下部輸 入引線上也存在數(shù)字高態(tài)。因此，NAND門126輸出數(shù)字低態(tài)信號(hào)，借此使得P溝道晶 體管127變?yōu)閭鲗?dǎo)。因?yàn)楣?jié)點(diǎn)86經(jīng)過(guò)晶體管127耦合到VCC，所以節(jié)點(diǎn)86被拉為高態(tài)。 因此，節(jié)點(diǎn)89上的信號(hào)RCLK轉(zhuǎn)變?yōu)榈蛻B(tài)。在圖7中由RCLK波形的高態(tài)到低態(tài)轉(zhuǎn)變 來(lái)說(shuō)明此情形。
圖6中的NAND門116的上部輸入引線上存在數(shù)字高態(tài)。因此，ICLK是低態(tài)。當(dāng) 節(jié)點(diǎn)86上的電壓轉(zhuǎn)變?yōu)楦邞B(tài)時(shí)，NAND門116的下部輸入引線上也存在數(shù)字高態(tài)信號(hào)。 因此，NAND門116輸出數(shù)字低態(tài)信號(hào)。在圖7中由信號(hào)ICLK的高態(tài)到低態(tài)轉(zhuǎn)變來(lái)說(shuō) 明此情形。因此，使得列多路復(fù)用器/多路分用器中的預(yù)充電晶體管36到41再次變?yōu)閭?導(dǎo)以開(kāi)始下一寫入操作的預(yù)充電操作。
在將要從存儲(chǔ)器裝置輸出的數(shù)據(jù)可能會(huì)由于預(yù)充電而改變之前，將讀出信號(hào)SENS 供應(yīng)到列多路復(fù)用器/多路分用器的讀出放大器中的鎖存器中。信號(hào)SENS的低態(tài)到高態(tài) 轉(zhuǎn)變引起列多路復(fù)用器/多路分用器中的鎖存器鎖存且保持存儲(chǔ)器裝置1的輸出引線117 到124上的數(shù)據(jù)值。單觸發(fā)電路(未圖示)產(chǎn)生SENS信號(hào)且當(dāng)RWDCLK是低態(tài)時(shí)在信
號(hào)ICLK的下降沿時(shí)將SENS信號(hào)脈沖為高態(tài)。將所輸出的數(shù)據(jù)的鎖存視為讀取操作的結(jié) 束。
當(dāng)WCLK是數(shù)字高態(tài)時(shí)RCLK轉(zhuǎn)變?yōu)榈蛻B(tài)引起NOR門128的兩個(gè)輸入引線上存在 數(shù)字低態(tài)信號(hào)。因此，NOR門128輸出數(shù)字高態(tài)信號(hào)。此信號(hào)傳播經(jīng)過(guò)反相器129和130。 因此，RWDCLK轉(zhuǎn)變?yōu)轶{態(tài)，如圖7中由標(biāo)記為RWDCLK的波形中的低態(tài)到高態(tài)轉(zhuǎn)變 所說(shuō)明。
返回圖4，信號(hào)RWDCLK的低態(tài)到高態(tài)轉(zhuǎn)變引起寫入地址值從圖4的地址輸入鎖存 器輸出。RWDCLK為高態(tài)引起NAND門98的上部輸入引線上存在數(shù)字低態(tài)。因此，NAND 門98輸出數(shù)字高態(tài)。這使得門控電路99將RCA0和RCAON強(qiáng)制為數(shù)字高態(tài)值。將RCAO 和RCA0N兩者強(qiáng)制為高態(tài)引起圖3的列多路復(fù)用器/多路分用器中的多路復(fù)用器23不將 任何位線耦合到讀出放大器。
返回圖4， RWDCLK為高態(tài)引起NAND門109輸出數(shù)字高態(tài)信號(hào)。因此，門控電路 110不再阻止鎖存在鎖存器105中的寫入地址值WADR[O]輸出到WCAO和WCAON上。 因此，寫入列地址值WADR[O]傳送經(jīng)過(guò)門控電路110到達(dá)圖3的列多路復(fù)用器/多路分用 器中的多路分用器21。因此，DIN[7:0]和DINN[7:0]上的數(shù)據(jù)輸入值傳送經(jīng)過(guò)列多路復(fù)用 器/多路分用器的多路分用器到達(dá)八對(duì)位線中的選定組上。由WCAO和WCAON的值來(lái)確 定選擇八對(duì)中的哪一組。在圖3中，數(shù)據(jù)值傳送經(jīng)過(guò)多路分用器且向上到達(dá)存儲(chǔ)器陣列 2中，使得數(shù)據(jù)值可寫入到由字線地址值WLO和WL1所識(shí)別的存儲(chǔ)器單元行中。
返回圖6，RWDCLK的低態(tài)到高態(tài)轉(zhuǎn)變繼續(xù)傳播經(jīng)過(guò)反相器131和132且到達(dá)NAND 門133的上部輸入引線上。NAND門133輸出數(shù)字低態(tài)信號(hào)，所述數(shù)字低態(tài)信號(hào)由反相 器134反轉(zhuǎn)。因此，NAND門135的上部輸入引線上斷言數(shù)字高態(tài)信號(hào)。由于信號(hào)RESET 的低態(tài)值引起WCLK生成器電路13的NAND門136輸出數(shù)字高態(tài)信號(hào)，所以NAND門 135的下部輸入引線上已經(jīng)存在數(shù)字高態(tài)信號(hào)。因此，NAND門135輸出數(shù)字低態(tài)信號(hào)， 借此引起NAND門116將ICLK斷言為高態(tài)。在圖7中由標(biāo)記為B的虛線箭頭展示從 RWDCLK的上升沿到ICLK的上升沿的此傳播延遲。信號(hào)ICLK的上升沿終止寫入操作 的預(yù)充電。
返回圖4， ICLK的上升沿被供應(yīng)到門控電路102。因此，門控電路102不再將WLO 和WL1兩者強(qiáng)制為低態(tài)，而是允許節(jié)點(diǎn)101上的寫入地址值WADR[1]輸出到字線WL1 輸出引線103上。由于在寫入操作期間RWDCLK的值是數(shù)字髙態(tài)，所以鎖存在節(jié)點(diǎn)108 中的寫入地址值經(jīng)多路復(fù)用到節(jié)點(diǎn)101上。結(jié)果是寫入地址值WADR[1]輸出到字線WL1 輸出引線103上且其補(bǔ)數(shù)輸出到字線WL0輸出引線104上。在圖7中由標(biāo)記為WL(WLO 和WL1中的一者)的波形中的轉(zhuǎn)變來(lái)說(shuō)明此情形。
因此，在寫入操作期間寫入地址值WADR[O]和WADR[1]用來(lái)定址存儲(chǔ)器陣列2。在 圖7中由標(biāo)記為"到列多路復(fù)用器的列地址"的波形中出現(xiàn)的標(biāo)記WCA來(lái)表示此情形。 如圖7中所說(shuō)明，八個(gè)所定址的存儲(chǔ)器單元中的數(shù)據(jù)可在時(shí)間T3切換。
返回圖6， ICLK的低態(tài)到高態(tài)轉(zhuǎn)變?cè)俅伪粏斡|發(fā)電路125檢測(cè)到。在圖7中由標(biāo)記 為C的虛線箭頭所表示的延遲之后，單觸發(fā)電路125輸出信號(hào)RESET的高態(tài)脈沖。在 NAND門136的上部輸入引線上斷言信號(hào)RESET的高態(tài)脈沖。因?yàn)镽WDCLK是高態(tài)， 所以NAND門136的兩個(gè)輸入引線上存在數(shù)字高態(tài)信號(hào)。NAND門136將數(shù)字低態(tài)信號(hào) 驅(qū)動(dòng)到P溝道晶體管137的柵極上，借此將數(shù)字高態(tài)信號(hào)鎖存到WCLK生成器電路13 中的節(jié)點(diǎn)90上。因此，節(jié)點(diǎn)93上的信號(hào)WCLK轉(zhuǎn)變?yōu)榈蛻B(tài)。在圖7中由波形WCLK 的高態(tài)到低態(tài)轉(zhuǎn)變來(lái)說(shuō)明此情形。
WCLK轉(zhuǎn)變?yōu)榈蛻B(tài)引起NAND門133輸出數(shù)字高態(tài)。反相器134輸出數(shù)字低態(tài)，借 此引起NAND門135輸出數(shù)字高態(tài)。因?yàn)镽CLK是數(shù)字低態(tài)，所以RCLK生成器電路 12中的節(jié)點(diǎn)86上的電壓是數(shù)字高態(tài)。NAND門116的兩個(gè)輸入引線上存在數(shù)字高態(tài)信 號(hào)，借此引起NAND門226將ICLK斷言為低態(tài)。在圖7中由信號(hào)ICLK的第二次高態(tài) 到低態(tài)轉(zhuǎn)變來(lái)說(shuō)明此情形。
WCLK轉(zhuǎn)變?yōu)榈蛻B(tài)還引起圖6的NOR門128的下部輸入引線上存在數(shù)字高態(tài)信號(hào)。 NOR門128輸出數(shù)字低態(tài)信號(hào)，所述數(shù)字低態(tài)信號(hào)傳播經(jīng)過(guò)反相器129和130，借此引 起RWDCLK轉(zhuǎn)變?yōu)榈蛻B(tài)。在圖7中由標(biāo)記為RWDCLK的波形中的高態(tài)到低態(tài)轉(zhuǎn)變來(lái)說(shuō) 明此情形。此時(shí)，存儲(chǔ)器陣列2的位線經(jīng)預(yù)充電以為后續(xù)的存儲(chǔ)器存取操作做準(zhǔn)備。
因此，偽雙端口存儲(chǔ)器裝置1在外部時(shí)鐘信號(hào)CLK的單個(gè)循環(huán)內(nèi)執(zhí)行讀取操作，緊 接著是寫入操作。外部信號(hào)CLK的上升沿用來(lái)起始讀取操作，但不同于背景技術(shù)部分中 所描述的常規(guī)偽雙端口存儲(chǔ)器，沒(méi)有任何外部產(chǎn)生的時(shí)鐘信號(hào)的下降沿用來(lái)起始寫入操 作的開(kāi)始。而是，使用經(jīng)過(guò)邏輯電路和單觸發(fā)的異步傳播延遲對(duì)執(zhí)行第一讀取操作、預(yù) 充電存儲(chǔ)器的位線和執(zhí)行第二寫入操作所必需的控制信號(hào)進(jìn)行定時(shí)。
圖8是陳述由圖1到圖6的偽雙端口存儲(chǔ)器裝置執(zhí)行的方法的流程圖。在時(shí)間Tl時(shí) 外部時(shí)鐘信號(hào)CLK的上升沿(步驟100)起始第一控制信號(hào)的產(chǎn)生。這些第一控制信號(hào) 引起陣列2的位線的預(yù)充電停止；引起讀取地址值RADR[1:0]和寫入地址值WADR[1:0] 被鎖存到圖4的地址輸入鎖存器11中；引起輸入數(shù)據(jù)DATAIN[7:0]被鎖存到圖5的數(shù)據(jù)
輸入鎖存器中；且引起使用讀取地址值RADR[1:0]來(lái)存取存儲(chǔ)器陣列2。起始八個(gè)選定存 儲(chǔ)器單元的讀出(步驟102)。在由單觸發(fā)電路15的延遲A部分地確定的時(shí)間量(步驟 103)之后，將到時(shí)間T2為止從陣列2讀出的數(shù)據(jù)DOUT[7:0]鎖存(步驟104)到列多 路復(fù)用器/多路分用器3到10的讀出放大器中。當(dāng)所輸出的數(shù)據(jù)被鎖存時(shí)將讀取操作視 為終止(步驟104)。
產(chǎn)生第二控制信號(hào)以用于執(zhí)行存儲(chǔ)器寫入操作。起始存儲(chǔ)器陣列2的位線的預(yù)充電 以為寫入存儲(chǔ)器存取做準(zhǔn)備。將此預(yù)充電狀態(tài)維持由傳播延遲B部分地確定的時(shí)間量(步 驟105)。第二控制信號(hào)接著引起位線的預(yù)充電停止；引起使用寫入地址WADR[1:0]來(lái) 存取存儲(chǔ)器陣列2;且引起開(kāi)始將輸入數(shù)據(jù)DATAIN[7:0]寫入到所存取的存儲(chǔ)器單元中 (步驟106)。到時(shí)間T3為止，輸入數(shù)據(jù)已寫入到所存取的單元中。在由單觸發(fā)電路15 的延遲C部分地確定的時(shí)間量(步驟107)之后，停止向所存取的存儲(chǔ)器單元的寫入， 且再次預(yù)充電存儲(chǔ)器陣列的位線(步驟108)。將寫入操作視為包含緊接在寫入存儲(chǔ)器存 取之前的預(yù)充電周期。
可在存儲(chǔ)器裝置的設(shè)計(jì)期間增加或減小延遲A、延遲B和延遲C的時(shí)間量以便改變 信號(hào)CLK的總周期中分配給讀取操作對(duì)分配給寫入操作的相對(duì)比例。第一存儲(chǔ)器操作的 結(jié)束可在時(shí)間上與第二存儲(chǔ)器操作的開(kāi)始重疊。在存儲(chǔ)器裝置的一些實(shí)施方案中，讀取 操作相比寫入操作可被分配較多時(shí)間。在其它實(shí)施方案中，寫入操作相比讀取操作可被 分配較多時(shí)間。避免了與使用外部時(shí)鐘信號(hào)的下降沿(其中下降沿具有不良的大量抖動(dòng)) 來(lái)起始寫入操作相關(guān)的問(wèn)題，因?yàn)橥獠抗?yīng)的時(shí)間信號(hào)的下降沿并不用來(lái)終止第一讀取 操作或起始第二寫入操作。
雖然上文出于指導(dǎo)目的而描述了特定具體實(shí)施例，但本發(fā)明并不限于此。偽雙端口 存儲(chǔ)器的控制電路可用于以下實(shí)施例中第一存儲(chǔ)器存取操作是寫入操作且第二存儲(chǔ)器 存取操作是讀取操作的實(shí)施例，第一存儲(chǔ)器存取操作是寫入操作且第二存儲(chǔ)器存取操作 是寫入操作的實(shí)施例，和第一存儲(chǔ)器存取操作是讀取操作且第二存儲(chǔ)器存取操作是讀取
操作的實(shí)施例。因此，可在不脫離如權(quán)利要求書(shū)中所陳述的本發(fā)明的范圍的情況下實(shí)踐 所描述的具體實(shí)施例的各種特征的各種修改、改變和組合。
權(quán)利要求
1.一種方法，其包括(a)將時(shí)鐘信號(hào)、第一地址值和第二地址值接收到偽雙端口存儲(chǔ)器裝置中；(b)使用所述時(shí)鐘信號(hào)的第一轉(zhuǎn)變來(lái)將所述第一地址值和所述第二地址值鎖存到所述偽雙端口存儲(chǔ)器裝置中；(c)產(chǎn)生用于執(zhí)行所述偽雙端口存儲(chǔ)器裝置的第一存儲(chǔ)器存取操作的第一控制信號(hào)，且執(zhí)行所述第一存儲(chǔ)器存取操作以存取由所述第一地址值定址的第一存儲(chǔ)器單元；以及(d)產(chǎn)生用于執(zhí)行所述偽雙端口存儲(chǔ)器裝置的第二存儲(chǔ)器存取操作的第二控制信號(hào)，且執(zhí)行所述第二存儲(chǔ)器存取操作以存取由所述第二地址值定址的第二存儲(chǔ)器單元，其中所述第一存儲(chǔ)器存取操作和所述第二存儲(chǔ)器存取操作兩者是在所述時(shí)鐘信號(hào)的單個(gè)周期中執(zhí)行，且其中所述時(shí)鐘信號(hào)的第二轉(zhuǎn)變并不用來(lái)起始所述第二存儲(chǔ)器存取操作。
2. 根據(jù)權(quán)利要求1所述的方法，其中所述第一存儲(chǔ)器存取操作是讀取操作，且其中所 述第二存儲(chǔ)器存取操作是寫入操作。
3. 根據(jù)權(quán)利要求l所述的方法，其中所述第一轉(zhuǎn)變是所述時(shí)鐘信號(hào)的所述單個(gè)周期的 上升沿，且其中所述時(shí)鐘信號(hào)的所述單個(gè)周期的下降沿并不用來(lái)起始所述第二存儲(chǔ) 器存取操作。
4. 根據(jù)權(quán)利要求l所述的方法，其中所述第一存儲(chǔ)器存取操作包含用于定址且存取所 述第一存儲(chǔ)器單元的時(shí)間量，所述時(shí)間量大體上取決于單觸發(fā)電路的延遲時(shí)間，其 中所述單觸發(fā)電路由所述第一控制信號(hào)中的一者的斷言來(lái)觸發(fā)，且其中所述單觸發(fā) 電路輸出引起所述第一存儲(chǔ)器存取操作終止的脈沖。
5. 根據(jù)權(quán)利要求l所述的方法，其中所述第二存儲(chǔ)器存取操作包含預(yù)充電耦合到所述 第二存儲(chǔ)器單元的位線的第一時(shí)間量且進(jìn)一步包含定址且存取所述第二存儲(chǔ)器單 元的第二時(shí)間量，其中所述第一時(shí)間量大體上取決于經(jīng)過(guò)一連串?dāng)?shù)字邏輯門的傳播 延遲，且其中所述第二時(shí)間量大體上取決于單觸發(fā)電路的延遲時(shí)間，其中所述單觸 發(fā)電路由所述第二控制信號(hào)中的一者的斷言來(lái)觸發(fā)，且其中所述單觸發(fā)輸出引起所 述第二存儲(chǔ)器存取操作終止的脈沖。
6. 根據(jù)權(quán)利要求l所述的方法，其中所述時(shí)鐘信號(hào)具有工作循環(huán)，其中所述第一存儲(chǔ) 器存取操作花費(fèi)第一時(shí)間量，其中所述第二存儲(chǔ)器存取操作花費(fèi)第二時(shí)間量，且其 中所述第 一 時(shí)間量與所述第二時(shí)間量的所述比率與所述時(shí)鐘信號(hào)的所述工作循環(huán) 無(wú)關(guān)。
7. 根據(jù)權(quán)利要求l所述的方法，其中所述時(shí)鐘信號(hào)的第一邊沿引起讀取時(shí)鐘信號(hào)的上 升沿，其中所述讀取時(shí)鐘信號(hào)引起(b)中的所述第一地址值的所述鎖存，且其中 所述時(shí)鐘信號(hào)的所述第一邊沿還引起寫入時(shí)鐘信號(hào)的上升沿，且其中所述寫入時(shí)鐘 信號(hào)引起(b)中的所述第二地址值的所述鎖存。
8. 根據(jù)權(quán)利要求1所述的方法，其中所述偽雙端口存儲(chǔ)器裝置包含多個(gè)字線和多個(gè)列 多路復(fù)用器，其中所述產(chǎn)生第一控制信號(hào)包含將讀取字地址值驅(qū)動(dòng)到所述字線上，且其中所述 產(chǎn)生第一控制信號(hào)進(jìn)一步包含將讀取列地址值供應(yīng)到所述列多路復(fù)用器，以及其中所述產(chǎn)生第二控制信號(hào)包含將寫入字地址值驅(qū)動(dòng)到所述字線上，且其中所述 產(chǎn)生第二控制信號(hào)進(jìn)一步包含將寫入列地址值供應(yīng)到所述列多路復(fù)用器。
9. 一種偽雙端口存儲(chǔ)器，其接收外部時(shí)鐘信號(hào)CLK且在所述信號(hào)CLK的單個(gè)周期期間執(zhí)行讀取循環(huán)和寫入循環(huán)，所述偽雙端口存儲(chǔ)器包括 存儲(chǔ)器陣列，其具有多個(gè)字線和多個(gè)位線；讀取時(shí)鐘生成器，其接收所述信號(hào)CLK且輸出讀取時(shí)鐘信號(hào)RCLK;寫入時(shí)鐘生成器，其接收所述信號(hào)CLK且輸出寫入時(shí)鐘信號(hào)WCLK;延時(shí)多路復(fù)用器，其接收所述讀取時(shí)鐘信號(hào)RCLK和所述寫入時(shí)鐘信號(hào)WCLK， 且在所述讀取循環(huán)期間輸出第一 ICLK脈沖且在所述寫入循環(huán)期間輸出第二 ICLK 脈沖，所述延時(shí)多路復(fù)用器還輸出解碼信號(hào)RWDCLK，所述解碼信號(hào)RWDCLK在 所述讀取循環(huán)期間具有一個(gè)數(shù)字值且在所述寫入循環(huán)期間具有第二數(shù)字值；地址輸入鎖存器電路，其在所述讀取時(shí)鐘生成器輸出所述讀取時(shí)鐘信號(hào)RCLK的 所述讀取循環(huán)期間輸出讀取列地址值，所述地址輸入鎖存器電路還在所述寫入時(shí)鐘 生成器輸出所述寫入時(shí)鐘信號(hào)WCLK的所述寫入循環(huán)期間輸出寫入列地址值，所述 地址輸入鎖存器電路還將讀取字線地址值輸出到所述存儲(chǔ)器陣列的所述字線上，其 中所述讀取字線地址值是在所述解碼信號(hào)RWDCLK具有所述一個(gè)數(shù)字值的所述第 一 ICLK脈沖期間輸出，所述地址輸入鎖存器電路還將寫入字線地址值輸出到所述 存儲(chǔ)器陣列的所述字線上，其中所述寫入字線地址值是在所述解碼信號(hào)RWDCLK 具有所述第二數(shù)字值的所述第二ICLK脈沖期間輸出； 多個(gè)列多路復(fù)用器/多路分用器，其耦合到所述多個(gè)位線，其中每一列多路復(fù)用器 /多路分用器經(jīng)耦合以從所述地址輸入鎖存器電路接收所述讀取列地址值，且其中每 一列多路復(fù)用器/多路分用器經(jīng)耦合以從所述地址輸入鎖存器電路接收所述寫入列 地址值；以及延遲電路，其從所述延時(shí)多路復(fù)用器接收所述第一 ICLK脈沖和所述第二 ICLK 脈沖且在所述第一 ICLK脈沖開(kāi)始之后的一時(shí)間量時(shí)將第一重設(shè)信號(hào)發(fā)送到所述讀 取時(shí)鐘生成器，其中所述第一重設(shè)信號(hào)引起所述讀取時(shí)鐘生成器停止輸出所述讀取 時(shí)鐘信號(hào)RCLK,所述延遲電路還在所述第二 ICLK脈沖開(kāi)始之后的所述時(shí)間量時(shí) 將第二重設(shè)信號(hào)發(fā)送到所述寫入時(shí)鐘生成器，其中所述第二重設(shè)信號(hào)引起所述寫入 時(shí)鐘生成器停止輸出所述寫入時(shí)鐘信號(hào)WCLK。
10. 根據(jù)權(quán)利要求9所述的偽雙端口存儲(chǔ)器，其中所述延時(shí)多路復(fù)用器不包含經(jīng)計(jì)時(shí)的 順序邏輯元件。
11. 根據(jù)權(quán)利要求9所述的偽雙端口存儲(chǔ)器，其中所述延遲電路是單觸發(fā)電路，所述單 觸發(fā)電路由所述第一 ICLK脈沖的邊沿首先觸發(fā)且由所述第二 ICLK脈沖的邊沿再 次觸發(fā)。
12. 根據(jù)權(quán)利要求9所述的偽雙端口存儲(chǔ)器，其中所述外部時(shí)鐘信號(hào)CLK具有工作循環(huán)， 其中所述讀取循環(huán)具有一持續(xù)時(shí)間，其中所述寫入循環(huán)具有一持續(xù)時(shí)間，且其中所 述讀取循環(huán)的所述持續(xù)時(shí)間與所述寫入循環(huán)的所述持續(xù)時(shí)間的比率與所述外部時(shí) 鐘信號(hào)CLK的所述工作循環(huán)無(wú)關(guān)。
13. 根據(jù)權(quán)利要求9所述的偽雙端口存儲(chǔ)器，其中所述偽雙端口存儲(chǔ)器接收外部供應(yīng)的 讀取地址值、外部供應(yīng)的寫入地址值和外部供應(yīng)的數(shù)據(jù)值，且其中所述地址輸入鎖 存器電路在所述外部時(shí)鐘信號(hào)CLK的邊沿鎖存所述外部供應(yīng)的讀取地址值、所述外 部供應(yīng)的寫入地址值和所述外部供應(yīng)的數(shù)據(jù)值。
14. 一種偽雙端口存儲(chǔ)器，其接收外部供應(yīng)的時(shí)鐘信號(hào)CLK且在所述信號(hào)CLK的單個(gè) 周期期間執(zhí)行第一存儲(chǔ)器存取操作和第二存儲(chǔ)器存取操作，所述外部供應(yīng)的時(shí)鐘信 號(hào)CLK具有工作循環(huán)，所述偽雙端口存儲(chǔ)器包括存儲(chǔ)器單元陣列；以及用于產(chǎn)生第一控制信號(hào)且將所述第一控制信號(hào)供應(yīng)到所述存儲(chǔ)器單元陣列以使 得在所述單個(gè)周期的第一部分期間執(zhí)行所述第一存儲(chǔ)器存取操作的裝置，所述裝置 還用于產(chǎn)生第二控制信號(hào)且將所述第二控制信號(hào)供應(yīng)到所述存儲(chǔ)器單元陣列以使 得在所述單個(gè)周期的第二部分期間執(zhí)行所述第二存儲(chǔ)器存取操作，其中所述第二部 分的開(kāi)始大體上與所述外部供應(yīng)的時(shí)鐘信號(hào)CLK的所述工作循環(huán)無(wú)關(guān)。
15. 根據(jù)權(quán)利要求14所述的偽雙端口存儲(chǔ)器，其中所述裝置包含延遲電路，所述延遲 電路產(chǎn)生引起所述第一存儲(chǔ)器存取操作終止的脈沖。
16. 根據(jù)權(quán)利要求15所述的偽雙端口存儲(chǔ)器，其中預(yù)充電周期跟在所述第一存儲(chǔ)器存 取操作的所述終止之后，所述預(yù)充電周期具有持續(xù)時(shí)間，其中所述預(yù)充電周期的所 述持續(xù)時(shí)間并不取決于所述信號(hào)CLK的所述工作循環(huán)，而是取決于經(jīng)過(guò)所述裝置的 傳播延遲。
17. 根據(jù)權(quán)利要求16所述的偽雙端口存儲(chǔ)器，其中存儲(chǔ)器存取跟隨所述預(yù)充電周期而 發(fā)生，所述存儲(chǔ)器存取具有持續(xù)時(shí)間且在所述信號(hào)CLK的所述單個(gè)周期期間發(fā)生， 其中所述存儲(chǔ)器存取的所述持續(xù)時(shí)間并不取決于所述信號(hào)CLK的所述工作循環(huán)，而 是取決于經(jīng)過(guò)所述延遲電路的延遲，其中所述延遲電路產(chǎn)生引起所述第二存儲(chǔ)器存 取操作終止的第二脈沖。
18. 根據(jù)權(quán)利要求14所述的偽雙端口存儲(chǔ)器，其中所述裝置包括讀取時(shí)鐘生成器，其使用所述外部供應(yīng)的時(shí)鐘信號(hào)CLK來(lái)鎖存讀取地址值，所述 讀取時(shí)鐘生成器輸出讀取時(shí)鐘信號(hào)；寫入時(shí)鐘生成器，其使用所述外部供應(yīng)的時(shí)鐘信號(hào)CLK來(lái)鎖存寫入地址值，所述 寫入時(shí)鐘生成器輸出寫入時(shí)鐘信號(hào)；以及延時(shí)多路復(fù)用器，其接收所述讀取時(shí)鐘信號(hào)和所述寫入時(shí)鐘信號(hào)且輸出時(shí)鐘信號(hào) ICLK，其中所述時(shí)鐘信號(hào)ICLK在所述外部供應(yīng)的時(shí)鐘信號(hào)CLK的所述單個(gè)周期 期間脈沖兩次，所述時(shí)鐘信號(hào)ICLK控制預(yù)充電所述陣列的位線的時(shí)間。
19. 根據(jù)權(quán)利要求18所述的偽雙端口存儲(chǔ)器，其中所述裝置進(jìn)一步包括延遲電路，所述延遲電路由所述時(shí)鐘信號(hào)ICLK的第一脈沖的邊沿觸發(fā)且響應(yīng)所 述邊沿而產(chǎn)生第一重設(shè)脈沖，所述第一重設(shè)脈沖引起所述讀取時(shí)鐘生成器停止輸出 所述讀取時(shí)鐘信號(hào)，所述延遲電路由所述時(shí)鐘信號(hào)ICLK的第二脈沖的邊沿觸發(fā)且 響應(yīng)所述邊沿而產(chǎn)生第二重設(shè)脈沖，所述第二重設(shè)脈沖引起所述寫入時(shí)鐘生成器停 止輸出所述寫入時(shí)鐘信號(hào)。
全文摘要
偽雙端口存儲(chǔ)器(1)在外部供應(yīng)的時(shí)鐘信號(hào)CLK的單個(gè)周期內(nèi)執(zhí)行第一存儲(chǔ)器存取操作和第二存儲(chǔ)器存取操作兩者。所述信號(hào)CLK用來(lái)鎖存用于所述第一操作的第一地址和用于所述第二操作的第二地址?？刂齐娐?3到15)產(chǎn)生用于起始所述第一操作的第一控制信號(hào)。所述第一操作的持續(xù)時(shí)間取決于經(jīng)過(guò)延遲電路(15)的延遲。預(yù)充電周期跟隨所述第一操作的終止。所述預(yù)充電周期的持續(xù)時(shí)間取決于經(jīng)過(guò)所述控制電路的傳播延遲。所述第二操作的存儲(chǔ)器存取跟隨所述預(yù)充電的終止而起始。所述第二存儲(chǔ)器存取的持續(xù)時(shí)間取決于經(jīng)過(guò)所述延遲電路的延遲。起始所述第二操作的時(shí)間與CLK的工作循環(huán)無(wú)關(guān)。
文檔編號(hào)G11C8/18GK101356586SQ200680050948
公開(kāi)日2009年1月28日 申請(qǐng)日期2006年11月17日 優(yōu)先權(quán)日2005年11月17日
發(fā)明者鄭昌鎬 申請(qǐng)人:高通股份有限公司