專利名稱：半導(dǎo)體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路裝置，該裝置裝載了多個(gè)邏輯電路、與從這些多個(gè)邏輯電路被公共存取的DRAM塊。
背景技術(shù)：
到目前為止，為了提高系統(tǒng)LSI的性能與減少功耗，混載著對(duì)應(yīng)各自的邏輯電路塊的存儲(chǔ)器。圖6為表示現(xiàn)有的半導(dǎo)體集成電路裝置一例的方框圖。如圖6所示，作為必須高速處理數(shù)據(jù)的儲(chǔ)存部，使用幾K位～幾百K位左右的靜態(tài)隨機(jī)存取存儲(chǔ)器(以下略為“SRAM”)51。這是由于SRAM的隨機(jī)存取性能高，并且其編譯性能也高，能夠簡(jiǎn)單合成數(shù)據(jù)處理上必要的容量或位寬等。而且，分配了MB位以上的通用動(dòng)態(tài)存取存儲(chǔ)器(以下略為“DRAM”)52(例如參照非專利文獻(xiàn)1)作為不需要進(jìn)行高速處理、大容量且為某個(gè)有限形態(tài)的數(shù)據(jù)的儲(chǔ)存部。
而且，不僅是為了提高性能與減少功耗，也為了通過(guò)將必要的存儲(chǔ)器容量予以某個(gè)程度的最佳化來(lái)削減整個(gè)成本的目的下，混載與通用DRAM不同的DRAM的系統(tǒng)LSI也在增加(例如參照非專利文獻(xiàn)2)。
非專利文獻(xiàn)1Hideo Ohwada其他6名‘A single-ChipBand-Segmented-Transmiss OFDM Demodulator for Digital TerrestrialTelevision Broadcasting’2001 IEEE International Solid-State CircuitsConference非專利文獻(xiàn)2東芝セミコンダクタ一社‘DRAM混載技術(shù)’[2003年9月25日]檢索<http//www.semicon.toshiba.co.jp/prd/asic/index.html>
但是目前有以下問(wèn)題。
在圖6的結(jié)構(gòu)中，利用SRAM的高編譯性能，對(duì)各個(gè)邏輯電路塊，裝載一個(gè)或多個(gè)合乎其必要的存儲(chǔ)器空間或其位數(shù)的SRAM。據(jù)此，進(jìn)行局部性的存儲(chǔ)器分配最佳化。但是，由于每個(gè)SRAM的容量小，即使在整個(gè)存儲(chǔ)器相對(duì)芯片的比率過(guò)高的情況下，系統(tǒng)LSI的設(shè)計(jì)者也難以察覺(jué)。為此，未必能適當(dāng)?shù)貜恼麄€(gè)系統(tǒng)LSI進(jìn)行的存儲(chǔ)器最佳化情況較多。
而且，伴隨著系統(tǒng)LSI的高性能化帶來(lái)的大規(guī)?；?，各電路塊的設(shè)計(jì)每年都在被分工化與細(xì)分化，因此盡管混載的存儲(chǔ)器比率增加，但是從整個(gè)系統(tǒng)LSI進(jìn)行的存儲(chǔ)器最佳化卻變得更為困難。
而且，SRAM的存儲(chǔ)器單元由六個(gè)晶體管構(gòu)成，在集成性上并不適合大容量化。而且，由大容量化造成的存儲(chǔ)器面積增加，成了SRAM的優(yōu)點(diǎn)即高速性的障礙。這類問(wèn)題也使得整個(gè)存儲(chǔ)器的最佳化變得困難。
另一方面，由于DRAM的存儲(chǔ)器單元例如由一個(gè)晶體管與一個(gè)電容器所構(gòu)成，在高集成性方面也比SRAM好。為此，為了使整個(gè)存儲(chǔ)器最佳化，在不斷地研究裝載DRAM并即將實(shí)現(xiàn)。
但是在對(duì)每一邏輯電路設(shè)置DRAM的情況下，將產(chǎn)生面積額外負(fù)擔(dān)(overhead)增加的問(wèn)題。為此，雖然能夠考慮最好是盡可能構(gòu)成能夠由多個(gè)邏輯電路共用的DRAM塊，但是單僅是共用的話，數(shù)據(jù)轉(zhuǎn)送效率將下降，進(jìn)而數(shù)據(jù)處理性能也可能下降。

發(fā)明內(nèi)容
鑒于上述問(wèn)題，本發(fā)明的課題在于提供一種在不降低數(shù)據(jù)處理性能的情況下，使多個(gè)邏輯電路能夠共用DRAM塊的半導(dǎo)體集成電路裝置。
本發(fā)明作為半導(dǎo)體集成電路裝置，具備多個(gè)邏輯電路，DRAM塊，以及自所述多個(gè)邏輯電路接收指令、通過(guò)時(shí)分處理(timing division)對(duì)所述DRAM塊進(jìn)行存取的存取電路；所述DRAM塊的工作時(shí)鐘頻率設(shè)定得比所述邏輯電路的工作時(shí)鐘為高。
根據(jù)本發(fā)明，由于DRAM的高集成性，再加上多個(gè)邏輯電路能夠共用DRAM塊，而使得存儲(chǔ)器周邊電路的面積額外負(fù)擔(dān)減少，因此能夠縮小裝置面積。并且，存取電路通過(guò)時(shí)分處理對(duì)DRAM塊進(jìn)行存取，且DRAM塊的工作時(shí)鐘頻率設(shè)定得比邏輯電路的工作時(shí)鐘高，因此能夠獲得與現(xiàn)有技術(shù)同等水平或同等水平以上的數(shù)據(jù)轉(zhuǎn)送效率，實(shí)現(xiàn)很高的數(shù)據(jù)處理性能。
最好是，本發(fā)明涉及的所述半導(dǎo)體集成電路裝置的存取電路具備串行/并行轉(zhuǎn)換電路，該電路在所述邏輯電路與所述DRAM塊之間設(shè)置，接收來(lái)自所述邏輯電路及DRAM塊的輸出數(shù)據(jù)，將其位數(shù)變換輸出。
最好是，所述本發(fā)明涉及的半導(dǎo)體集成電路裝置的存取電路，將所述邏輯電路的輸出數(shù)據(jù)寫入所述DRAM塊時(shí)，若該輸出數(shù)據(jù)的寫入?yún)^(qū)域?yàn)閷懭氲刂返囊徊糠治粫r(shí)，向所述DRAM塊發(fā)行防止寫入剩余位的寫入屏蔽指令(write mask command)。
作為半導(dǎo)體集成電路裝置，本發(fā)明具備包含第一及第二邏輯電路的多個(gè)邏輯電路，DRAM塊，以及接收來(lái)自所述多個(gè)邏輯電路的指令、根據(jù)時(shí)分處理對(duì)所述DRAM塊進(jìn)行存取的存取電路；所述存取電路，具備第一串行/并行轉(zhuǎn)換電路與第二串行/并行轉(zhuǎn)換電路；第一串行/并行轉(zhuǎn)換電路為在所述第一邏輯電路與所述DRAM塊之間設(shè)置，接收來(lái)自所述第一邏輯電路及DRAM塊的輸出數(shù)據(jù)將其位數(shù)予以變換輸出；第二串行/并行轉(zhuǎn)換電路為在所述第二邏輯電路與所述DRAM塊之間設(shè)置，接收來(lái)自所述第二邏輯電路及DRAM塊的輸出數(shù)據(jù)，將其位數(shù)予以變換輸出；所述第一及第二串行/并行轉(zhuǎn)換電路的變換位數(shù)的變換率不同。
根據(jù)本發(fā)明，由于DRAM的高集成性，再加上多個(gè)邏輯電路能夠共用DRAM塊，而使得存儲(chǔ)器周邊電路的面積額外負(fù)擔(dān)減少，因此能夠縮小裝置面積。而且，存取電路通過(guò)時(shí)分處理對(duì)DRAM塊進(jìn)行存取，并在邏輯電路與DRAM塊之間設(shè)置了轉(zhuǎn)換數(shù)據(jù)位數(shù)的串行/并行轉(zhuǎn)換電路，因此能夠設(shè)定想要的輸入/輸出位數(shù)。并且，由于第一及第二串行/并行轉(zhuǎn)換電路變換位數(shù)的變換率不同，因此在第一及第二邏輯電路能夠設(shè)定不同的輸入/輸出位數(shù)。因此，能夠有效活用DRAM塊的存儲(chǔ)器空間，對(duì)各邏輯電路進(jìn)行靈活的數(shù)據(jù)區(qū)分配。
發(fā)明效果根據(jù)本發(fā)明，能夠縮小裝置面積，同時(shí)能夠獲得與現(xiàn)有的技術(shù)同等水平或同等水平以上的數(shù)據(jù)轉(zhuǎn)送效率，實(shí)現(xiàn)很高的數(shù)據(jù)處理性能。而且，能夠有效活用DRAM塊的存儲(chǔ)器空間，對(duì)各邏輯電路進(jìn)行靈活的數(shù)據(jù)區(qū)分配。


圖1為本發(fā)明涉及的一個(gè)實(shí)施方式的半導(dǎo)體集成電路裝置的構(gòu)成圖。
圖2為表示圖1中的存取電路周邊的詳細(xì)結(jié)構(gòu)圖。
圖3為表示圖1及圖2的結(jié)構(gòu)的工作情況的時(shí)序圖。
圖4為表示本發(fā)明一個(gè)實(shí)施方式變形例中存取電路周邊的詳細(xì)結(jié)構(gòu)圖。
圖5為表示圖4構(gòu)成的動(dòng)作的時(shí)序圖。
圖6為表示現(xiàn)有半導(dǎo)體集成電路裝置構(gòu)成的方框圖。
11、12、13-邏輯電路；14-DRAM塊；15、16-DRAM；20-存取電路；21、22-串行/并行轉(zhuǎn)換電路；23-存儲(chǔ)器接口電路；31、32、33-邏輯電路；40-存取電路；41-第一串行/并行轉(zhuǎn)換電路；42-第二串行/并行轉(zhuǎn)換電路具體實(shí)施方式
以下，參照

本發(fā)明的實(shí)施方式。
圖1為顯示本發(fā)明涉及的一個(gè)實(shí)施方式的半導(dǎo)體集成電路裝置的主要構(gòu)成的方框圖。圖1中，半導(dǎo)體集成電路裝置1具備實(shí)現(xiàn)各自規(guī)定的處理功能的多個(gè)邏輯電路11、12、13，具有2個(gè)DRAM、即DRAM15、16的DRAM塊14，以及SRAM塊17。DRAM塊14能夠從邏輯電路11、12通過(guò)存取電路20進(jìn)行存取，SRAM塊17能夠從邏輯電路13通過(guò)I/F電路18進(jìn)行存取。構(gòu)成存取電路20使其能夠執(zhí)行時(shí)分處理，以便邏輯電路11、12能夠共用DRAM塊14。SRAM塊17則是構(gòu)成為能夠與通用DRAM2進(jìn)行數(shù)據(jù)處理。
圖2示出存取電路20及DRAM塊14的詳細(xì)構(gòu)成例。圖2中，DRAM塊14使用存儲(chǔ)器容量128K位、數(shù)據(jù)輸入/輸出32位的DRAM15，以及存儲(chǔ)器容量128K位、數(shù)據(jù)輸入/輸出32位的DRAM16，構(gòu)成數(shù)據(jù)輸入/輸出60位、4096字的存儲(chǔ)器空間。也就是，各地址數(shù)據(jù)中4位未使用。各地址的60位數(shù)據(jù)中，高位32位由DRAM15儲(chǔ)存，低位28位由DRAM16儲(chǔ)存。
邏輯電路11、12分別各自輸出20位的數(shù)據(jù)D1、D2。存取電路20中，串行/并行轉(zhuǎn)換電路21、22將邏輯電路11、12的20位輸出數(shù)據(jù)D1、D2，串行/并行轉(zhuǎn)換為60位的數(shù)據(jù)DSP1、DSP2。存儲(chǔ)器接口電路23將數(shù)據(jù)DSP1、DSP2作為輸入數(shù)據(jù)DI供應(yīng)給DRAM14塊。
而且，存儲(chǔ)器接口電路23將DRAM塊14的輸出數(shù)據(jù)DO作為數(shù)據(jù)DSP1、DSP2，供應(yīng)給串行/并行轉(zhuǎn)換電路21、22。串行/并行轉(zhuǎn)換電路21、22將60位數(shù)據(jù)DSP1、DSP2串行/并行轉(zhuǎn)換為20位數(shù)據(jù)D1、D2。數(shù)據(jù)D1、D2被供應(yīng)給邏輯電路11、12。
本實(shí)施方式的特征之一，在于DRAM塊14的工作時(shí)鐘頻率設(shè)定得比邏輯電路11、12的工作時(shí)鐘高。
以下參照?qǐng)D3的時(shí)序圖，說(shuō)明圖2的構(gòu)成的動(dòng)作。并且，這里，將DRAM塊14的工作時(shí)鐘的頻率，設(shè)定成使邏輯電路11、12工作的系統(tǒng)時(shí)鐘的兩倍。
<數(shù)據(jù)存儲(chǔ)>
首先在時(shí)間A，與系統(tǒng)時(shí)鐘同步，從邏輯電路11、12分別向串行/并行轉(zhuǎn)換電路21、22轉(zhuǎn)送20位數(shù)據(jù)D1A、D2A。同樣的，在時(shí)間B從邏輯電路11、12向串行/并行轉(zhuǎn)換電路21、22轉(zhuǎn)送20位數(shù)據(jù)D1B、D2B，在時(shí)間C，從邏輯電路11、12向串行/并行轉(zhuǎn)換電路21、22轉(zhuǎn)送20位數(shù)據(jù)D1C、D2C。
在時(shí)間C，串行/并行轉(zhuǎn)換電路21將被轉(zhuǎn)送的20位數(shù)據(jù)D1A、D1B、D1C串行/并行轉(zhuǎn)換為60位數(shù)據(jù)DSP1C。同樣的，在時(shí)間C，串行/并行轉(zhuǎn)換電路22將到那時(shí)已被轉(zhuǎn)送來(lái)的20位數(shù)據(jù)D2A、D2B、D2C串行/并行轉(zhuǎn)換為60位數(shù)據(jù)DSP2C。
存儲(chǔ)器接口電路23按照為系統(tǒng)時(shí)鐘兩倍頻率的DRAM用時(shí)鐘，將60位數(shù)據(jù)DSP1C、DSP2C寫入由兩個(gè)DRAM即DRAM15、16構(gòu)成的數(shù)據(jù)輸入/輸出60位的DRAM塊14。也就是，在時(shí)間C，根據(jù)WRITE指令首先將數(shù)據(jù)DSP1C寫入DRAM塊14，在下一時(shí)鐘周期即時(shí)間L，根據(jù)WRITE指令將殘余的數(shù)據(jù)DSP2C寫入DRAM塊14。
<數(shù)據(jù)取出>
在時(shí)間D，存儲(chǔ)器接口電路23根據(jù)READ指令向DRAM塊14指示讀出60位的數(shù)據(jù)DSP1C。而且，在下一時(shí)鐘周期時(shí)間M，根據(jù)READ指令，向DRAM塊14指示讀出60位數(shù)據(jù)DSP2C。由此，在時(shí)間D，從DRAM塊14轉(zhuǎn)送數(shù)據(jù)DSP1C到存儲(chǔ)器接口電路23，然后在時(shí)間M，從DRAM塊14轉(zhuǎn)送數(shù)據(jù)DSP2C到存儲(chǔ)器接口電路23。
其次，在時(shí)間E，存儲(chǔ)器接口電路23為了使60位數(shù)據(jù)DSP1C、DSP2C與系統(tǒng)時(shí)鐘同步，將其分別轉(zhuǎn)送到串行/并行轉(zhuǎn)換電路21、22。串行/并行轉(zhuǎn)換電路21將60位數(shù)據(jù)DSP1C串行/并行轉(zhuǎn)換使其與系統(tǒng)時(shí)鐘同步，在時(shí)間E、F、G，作為20位數(shù)據(jù)D1A、D1B、D1C依序轉(zhuǎn)送到邏輯電路11。另一方面，串行/并行轉(zhuǎn)換電路22將60位數(shù)據(jù)DSP2C串行/并行轉(zhuǎn)換，使其與系統(tǒng)時(shí)鐘同步，在時(shí)間E、F、G，作為20位數(shù)據(jù)D2A、D2B、D2C，依序轉(zhuǎn)送到邏輯電路12。
如上所述，在本實(shí)施方式中，使多個(gè)邏輯電路共同使用DRAM塊，在邏輯電路與DRAM塊之間設(shè)置執(zhí)行時(shí)分復(fù)用處理的存取電路。而且，將DRAM用時(shí)鐘的頻率設(shè)定成比系統(tǒng)時(shí)鐘的高。
這樣，首先能夠大幅度地削減芯片面積。單是在集成性方面，DRAM也比SRAM好。并且，由于存儲(chǔ)器的周邊電路部成為面積額外負(fù)擔(dān)，因此構(gòu)成較少的數(shù)十K到數(shù)百K位左右、容量較大的存儲(chǔ)器以取代較多的小容量存儲(chǔ)器，在削減面積上最有效。也就是，與將邏輯電路與SRAM以1個(gè)對(duì)1個(gè)或1個(gè)對(duì)多個(gè)的關(guān)系構(gòu)成的現(xiàn)有方式相比，本實(shí)施方式即統(tǒng)合存儲(chǔ)器設(shè)置少于邏輯電路個(gè)數(shù)的DRAM塊的方式，能進(jìn)一步減少芯片面積。
若是比較圖2的構(gòu)成與在每一個(gè)邏輯電路設(shè)置一個(gè)SRAM的現(xiàn)有構(gòu)成，即使包含串行/并行轉(zhuǎn)換電路等額外負(fù)擔(dān)或4位未使用存儲(chǔ)器，部分，在使用0.13um制造工藝的情況下，芯片面積大約削減了50％。
而且，在數(shù)據(jù)處理性能方面，也達(dá)成了與現(xiàn)有技術(shù)相同或高于它的水平。為了從多個(gè)邏輯電路有效地使用共同的DRAM塊，必須提高DRAM頻帶寬度。因此，本實(shí)施方式中，使用比系統(tǒng)時(shí)鐘的頻率高的工作時(shí)鐘，使DRAM塊14動(dòng)作。并且，在邏輯電路與DRAM塊之間設(shè)置串行/并行轉(zhuǎn)換電路，以便能夠利用很多的數(shù)據(jù)輸入/輸出。也就是，以高速頻率，多位的數(shù)據(jù)輸入/輸出一并存取DRAM塊，能夠?qū)崿F(xiàn)高性能的數(shù)據(jù)處理。
另一方面，在功耗方面，本實(shí)施方式的構(gòu)成中，由于使DRAM高速動(dòng)作因而功耗增加。但是，和與系統(tǒng)時(shí)鐘同步使用SRAM的構(gòu)成相比，由于使用晶體管數(shù)為SRAM的1/6的DRAM，而降低了功耗，故能夠?qū)⒐囊种频酶汀?br> 而且，應(yīng)該時(shí)分處理的數(shù)據(jù)數(shù)進(jìn)一步增加時(shí)，必須擴(kuò)大DRAM頻帶寬度。這時(shí)，需要提高DRAM的工作時(shí)鐘頻率，或是增加數(shù)據(jù)輸入/輸出數(shù)。但是，數(shù)據(jù)輸入/輸出數(shù)的增加，可能造成與存儲(chǔ)器容量中的字?jǐn)?shù)失去平衡存儲(chǔ)器面積增大，或是難以調(diào)整有關(guān)數(shù)據(jù)延遲的系統(tǒng)動(dòng)作。因此，本實(shí)施方式中，最好是提高DRAM的工作頻率。
而且，有關(guān)構(gòu)成DRAM塊的DRAM容量，如下所述。DRAM容量過(guò)大的話，例如為百萬(wàn)位級(jí)容量的話，則難以有效率地構(gòu)成存儲(chǔ)器空間。也就是，如圖2所示，未使用的剩余存儲(chǔ)器空間變大。另一方面，與SRAM相比面積上有優(yōu)點(diǎn)時(shí)，需要存儲(chǔ)器容量。因此，最好是，數(shù)十K到數(shù)百K左右的千位級(jí)的DRAM。也就是，若是千位級(jí)的DRAM，面積也十分小，而能夠簡(jiǎn)單地實(shí)現(xiàn)例如大于等于100MHz的高速動(dòng)作。結(jié)果是，可能進(jìn)行不產(chǎn)生多余的存儲(chǔ)器空間的系統(tǒng)設(shè)計(jì)。
并且，雖然DRAM的存儲(chǔ)器單元的集成度高，但是由于裝載刷新(refresh)電路或內(nèi)部電源電路等，使得周邊電路比率高，也就是存儲(chǔ)器單元比率(存儲(chǔ)器單元面積/DRAM面積)低這是缺點(diǎn)。因此，本實(shí)施方式使用的DRAM容量，在千位級(jí)，特別應(yīng)該充分地看清與SRAM的面積分歧點(diǎn)而加以決定。這攸關(guān)成本利益不需多言，這是由于在存儲(chǔ)器單元?jiǎng)幼魃希珼RAM向來(lái)未能如SRAM一樣高速動(dòng)作，為了使其和SRAM一樣高速動(dòng)作，必須使芯片面積比SRAM還要小。例如考慮到高速性或成本利益的問(wèn)題時(shí)，能夠?qū)崿F(xiàn)SRAM面積1/2以下的32K～256K位左右的容量最合適。
而且，雖然本實(shí)施方式中從兩個(gè)邏輯電路對(duì)DRAM塊進(jìn)行存取，邏輯電路的個(gè)數(shù)也可以大于等于三個(gè)。例如在從三個(gè)邏輯電路進(jìn)行存取的情況下，可以使DRAM的工作時(shí)鐘高速化到系統(tǒng)時(shí)鐘的三倍，或是增加DRAM的數(shù)據(jù)輸入/輸出數(shù)。并且，DRAM塊由兩個(gè)DRAM構(gòu)成，但是DRAM塊的構(gòu)成并不以此為限，也可以由一個(gè)DRAM構(gòu)成，或是由三個(gè)或更多個(gè)的DRAM構(gòu)成。
(變形例)圖4顯示本實(shí)施方式中變形例所涉及的存取電路40周邊的詳細(xì)構(gòu)成。圖4中，DRAM塊14與圖2一樣的，使用存儲(chǔ)器容量128K位、數(shù)據(jù)輸入/輸出32位的DRAM15、與存儲(chǔ)器容量128K位、數(shù)據(jù)輸入/輸出32位的DRAM16，構(gòu)成輸入/輸出60位4069字的存儲(chǔ)器空間。也就是，各地址數(shù)據(jù)中有4位未使用。在各地址60位的數(shù)據(jù)當(dāng)中，高位32位儲(chǔ)存于DRAM15，低位28位儲(chǔ)存于DRAM16。
但是，圖4的構(gòu)成中，數(shù)據(jù)區(qū)的分配方法與圖2不同。圖4中，邏輯電路31被分配了60位的數(shù)據(jù)區(qū)RG1，而邏輯電路32、邏輯電路33分別被分配了20位的數(shù)據(jù)區(qū)RG2、40位的數(shù)據(jù)區(qū)RG3。為了實(shí)現(xiàn)這樣的數(shù)據(jù)區(qū)分配，在存取電路40中設(shè)置了變換位數(shù)的變換率不同的第一及第二串行/并行轉(zhuǎn)換電路41、42。
也就是，邏輯電路31、32、33分別輸出20位的數(shù)據(jù)D1、D2、D3。在存取電路40中，第一串行/并行轉(zhuǎn)換電路41將邏輯電路31的20位輸出數(shù)據(jù)D1串行/并行轉(zhuǎn)換為60位的數(shù)據(jù)DSP1；第二串行/并行轉(zhuǎn)換電路42將邏輯電路33的20位輸出數(shù)據(jù)D3串行/并行轉(zhuǎn)換為40位的數(shù)據(jù)DSP3。存儲(chǔ)器接口電路43將數(shù)據(jù)DSP1、D2、DSP3作為輸入數(shù)據(jù)D1供應(yīng)給DRAM塊。
并且，存儲(chǔ)器接口電路43，將DRAM塊14的輸出數(shù)據(jù)DO作為數(shù)據(jù)DSP1供應(yīng)給串行/并行轉(zhuǎn)換電路41。串行/并行轉(zhuǎn)換電路41將60位的數(shù)據(jù)DSP1串行/并行轉(zhuǎn)換為20位數(shù)據(jù)D1，供應(yīng)給邏輯電路31。存儲(chǔ)器接口電路43還將數(shù)據(jù)DO的高位20位作為數(shù)據(jù)D2供應(yīng)給邏輯電路32，同時(shí)將低位40位作為數(shù)據(jù)DSP3供應(yīng)給串行/并行轉(zhuǎn)換電路42。串行/并行轉(zhuǎn)換電路42將40位數(shù)據(jù)DSP3串行/并行轉(zhuǎn)換為20位的數(shù)據(jù)D3，供應(yīng)給邏輯電路33。
本變形例的特征之一在于向DRAM塊14寫入數(shù)據(jù)時(shí)使用寫入屏蔽(write mask)功能。也就是，寫入邏輯電路32的輸出數(shù)據(jù)D2時(shí)，將數(shù)據(jù)輸入/輸出60位中與區(qū)域RG2無(wú)關(guān)的低位40位予以寫入屏蔽，另一方面，寫入邏輯電路33的輸出數(shù)據(jù)D3時(shí)，將數(shù)據(jù)輸入/輸出60位中，與區(qū)域RG3無(wú)關(guān)的高位20位予以寫入屏蔽。寫入屏蔽，通過(guò)向DRAM塊14發(fā)出指定了禁止寫入的位的寫入屏蔽指令(write maskcommand)而執(zhí)行。
參照?qǐng)D5的時(shí)序圖，說(shuō)明圖4的構(gòu)成的動(dòng)作。這里，也將DRAM塊14的工作時(shí)鐘的頻率限定為使邏輯電路31～33動(dòng)作的系統(tǒng)時(shí)鐘的兩倍。
(數(shù)據(jù)儲(chǔ)存)首先在時(shí)間A，與系統(tǒng)時(shí)鐘同步，從邏輯電路31～33分別向存取電路40轉(zhuǎn)送20位數(shù)據(jù)D1A、D2A、D3A。這時(shí)，邏輯電路32的輸出數(shù)據(jù)D2A由存儲(chǔ)器接口電路43，與DRAM用時(shí)鐘同步，一并寫入DRAM塊14的20位寬的數(shù)據(jù)區(qū)RG2中。這時(shí)，也向DRAM塊14輸出防止低位40位的輸入/輸出寫入的寫入屏蔽指令信號(hào)BW。另一方面，邏輯電路31、33的輸出數(shù)據(jù)D1A、D3A分別被儲(chǔ)存到串行/并行轉(zhuǎn)換電路41、42中。
在時(shí)間B從邏輯電路31、33分別向存取電路40轉(zhuǎn)送20位數(shù)據(jù)D1B、D3B。這時(shí)，數(shù)據(jù)D1B被儲(chǔ)存到串行/并行轉(zhuǎn)換電路41，數(shù)據(jù)D3B被儲(chǔ)存到串行/并行轉(zhuǎn)換電路42后，與數(shù)據(jù)D3A一起被串行/并行轉(zhuǎn)換，作為40位數(shù)據(jù)DSP3C，寫入DRAM塊14的40位寬的數(shù)據(jù)區(qū)RG3。這時(shí)，也向DRAM塊14輸出防止高位20位輸入/輸出寫入的寫入屏蔽指令信號(hào)BW。
在時(shí)間C，從邏輯電路31向存取電路40轉(zhuǎn)送20位數(shù)據(jù)D1C，該數(shù)據(jù)D1C被儲(chǔ)存到串行/并行轉(zhuǎn)換電路41后，與數(shù)據(jù)D1A、D1B一起被串行/并行轉(zhuǎn)換，作為60位數(shù)據(jù)DSP1C寫入DRAM塊14的60位寬的數(shù)據(jù)區(qū)RG1。
(數(shù)據(jù)取出)在時(shí)間L，存儲(chǔ)器接口電路43根據(jù)READ指令，向DARM塊指示讀出60位的數(shù)據(jù)DSP1C。并且，在下一時(shí)鐘周期的時(shí)間D，根據(jù)READ指令，向DRAM塊14指示讀出60位的數(shù)據(jù)DSP23C。這樣，在時(shí)間L從DRAM塊14向存儲(chǔ)器接口電路43轉(zhuǎn)送數(shù)據(jù)DSP1C；在時(shí)間D從DRAM塊14向存儲(chǔ)器接口電路43轉(zhuǎn)送數(shù)據(jù)DSP23C。
其次，在時(shí)間E，存儲(chǔ)器接口電路43，使60位的數(shù)據(jù)DSP1C與系X時(shí)鐘同步，轉(zhuǎn)送到串行/并行轉(zhuǎn)換電路41。而且，將60位的數(shù)據(jù)DSP23C分割為20位的數(shù)據(jù)D2A與40位的數(shù)據(jù)DSP3C，分別將數(shù)據(jù)D2A轉(zhuǎn)送到邏輯電路32、DSP3C轉(zhuǎn)送到串行/并行轉(zhuǎn)換電路42。
串行/并行轉(zhuǎn)換電路41，將60位的數(shù)據(jù)DSP1C串行/并行轉(zhuǎn)換，在時(shí)間E、F、G，與系統(tǒng)時(shí)鐘同步，作為20位的數(shù)據(jù)D1A、D1B、D1C依序轉(zhuǎn)送到邏輯電路31。串行/并行轉(zhuǎn)換電路42，將40位數(shù)據(jù)DSP3C串行/并行轉(zhuǎn)換，在時(shí)間E、F，與系統(tǒng)時(shí)鐘同步，作為20位數(shù)據(jù)D3A、D3B依序轉(zhuǎn)送到邏輯電路32中。
如上所述，本變形例中，因根據(jù)各邏輯電路所使用的數(shù)據(jù)區(qū)設(shè)定串行/并行轉(zhuǎn)換電路的變換率，并且，利用寫入屏蔽功能保護(hù)其他邏輯電路使用的數(shù)據(jù)。于是，即使在從很多邏輯電路進(jìn)行存取的情況下，也不會(huì)降低數(shù)據(jù)轉(zhuǎn)送性能，而能夠有效地使用DRAM塊的存儲(chǔ)器空間。也就是，能夠容易實(shí)現(xiàn)對(duì)各邏輯電路的數(shù)據(jù)區(qū)的靈活分配。
而且，這里，DRAM塊雖然由三個(gè)邏輯電路進(jìn)行存取，但是邏輯電路的個(gè)數(shù)也可以不是三個(gè)。并且，雖然DRAM塊由兩個(gè)DRAM構(gòu)成，DRAM塊的構(gòu)成也不限于此，也可以由一個(gè)或大于等于三個(gè)的DRAM構(gòu)成。
實(shí)用性根據(jù)本發(fā)明，能夠大幅度地削減具有邏輯電路與存儲(chǔ)器模塊的半導(dǎo)體集成電路裝置的面積，因此，對(duì)于例如削減系統(tǒng)LSI的芯片面積以降低成本或是提高性能方面，非常有用。
權(quán)利要求
1.一種半導(dǎo)體集成電路裝置，其特征在于，包括多個(gè)邏輯電路，DRAM塊，以及從所述多個(gè)邏輯電路接收指示，通過(guò)時(shí)分處理(time division)，對(duì)所述DRAM塊進(jìn)行存取的存取電路；所述DRAM塊的工作時(shí)鐘頻率設(shè)定得比所述邏輯電路的工作時(shí)鐘高。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其中所述存取電路具備設(shè)置在所述邏輯電路與所述DRAM塊之間，接收來(lái)自所述邏輯電路及DRAM塊的輸出數(shù)據(jù)，將其位數(shù)予以變換輸出的串行/并行轉(zhuǎn)換電路。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其中所述存取電路，在將所述邏輯電路的輸出數(shù)據(jù)寫入所述DRAM塊的情況下，當(dāng)該輸出數(shù)據(jù)的寫入地為寫入地址的一部分位時(shí)，向所述DRAM塊發(fā)行防止寫入剩余位的寫入屏蔽指令。
4.一種半導(dǎo)體集成電路裝置，其特征在于，包括包含第一及第二邏輯電路的多個(gè)邏輯電路，DRAM塊，以及從所述多個(gè)邏輯電路接收指示，通過(guò)時(shí)分處理，對(duì)所述DRAM塊進(jìn)行存取的存取電路；所述存取電路，具備設(shè)置在所述第一邏輯電路與所述DRAM塊之間，接收來(lái)自所述第一邏輯電路及DRAM塊的輸出數(shù)據(jù)，將其位數(shù)予以變換輸出的第一串行/并行轉(zhuǎn)換電路，以及設(shè)置在所述第二邏輯電路與所述DRAM塊之間設(shè)置，接收來(lái)自所述第二邏輯電路及DRAM塊的輸出數(shù)據(jù)，將其位數(shù)予以變換輸出的第二串行/并行轉(zhuǎn)換電路；所述第一與第二串行/并行轉(zhuǎn)換電路，其變換位數(shù)的變換率不同。
5.根據(jù)權(quán)利要求1或4所述的半導(dǎo)體集成電路裝置，其中所述DRAM塊具備多個(gè)DRAM。
全文摘要
本發(fā)明公開了一種半導(dǎo)體集成電路裝置，在不降低數(shù)據(jù)處理性能的情況下，多個(gè)邏輯電路能夠共用DRAM塊。DRAM塊14由DRAM14、15構(gòu)成。邏輯電路11、12通過(guò)存取電路20，向DRAM塊14共同進(jìn)行存取。DRAM塊14的工作時(shí)鐘頻率設(shè)定得比邏輯電路11、12的系統(tǒng)時(shí)鐘高，邏輯電路11、12的20位輸出D1、D2被串行/并行轉(zhuǎn)換為60位數(shù)據(jù)D1，并被寫入DRAM塊14。
文檔編號(hào)G06F12/00GK1667748SQ20051005375
公開日2005年9月14日 申請(qǐng)日期2005年3月11日 優(yōu)先權(quán)日2004年3月12日
發(fā)明者黑田直喜, 中居祐二 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社