專利名稱：異步數(shù)據(jù)時鐘域轉(zhuǎn)換的系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及芯片的接口技術(shù)，特別涉及異步時鐘域轉(zhuǎn)換技術(shù)。
背景技術(shù)：
芯片的接口模塊可以采用先進先出隊列(First In First Out，簡稱“FIFO”)實現(xiàn)，但如果輸入輸出處于不同的時鐘域，則可能導(dǎo)致讀、寫沖突。例如，當(dāng)讀時鐘在一段時間內(nèi)由于頻率抖動超過了寫時鐘頻率，就有可能造成讀地址增加過快，該讀地址的數(shù)據(jù)尚未寫入，讀地址的數(shù)據(jù)無效或錯誤，在讀操作的時候就會造成讀寫沖突。因此在接口模塊設(shè)計中，需要進行異步時鐘域轉(zhuǎn)換，以實現(xiàn)數(shù)據(jù)的流控，避免因異步時鐘的抖動而導(dǎo)致數(shù)據(jù)接收出現(xiàn)錯誤。
現(xiàn)有的技術(shù)方案通常采用雙口隨機存取存儲器(Random AccessMemory，簡稱“RAM”)構(gòu)成FIFO隊列實現(xiàn)異步時鐘域轉(zhuǎn)換。現(xiàn)有技術(shù)方案的異步時鐘域轉(zhuǎn)換系統(tǒng)的接口信號包含異步的寫時鐘(W_clk)和讀時鐘(R_clk)，與寫時鐘同步的寫使能(W_en)和寫數(shù)據(jù)(W_data)、與讀時鐘同步的讀使能(R_en)和讀數(shù)據(jù)(R_data)。同時，為了實現(xiàn)正確的讀寫和避免雙口RAM的上溢或下溢，還應(yīng)該給出與讀時鐘和寫時鐘同步的空標(biāo)志(empty)和滿標(biāo)志(full)以禁止讀寫操作。
由于空標(biāo)志和滿標(biāo)志控制了RAM的讀、寫操作，因此標(biāo)志錯誤會引起操作的錯誤。熟悉本領(lǐng)域的技術(shù)人員可以理解，標(biāo)志的產(chǎn)生是通過對讀寫地址的比較產(chǎn)生的，當(dāng)讀寫時鐘完全異步時，對二進制的讀寫地址進行比較時，可能得出錯誤的結(jié)果。例如，在讀地址變化過程中，由于讀地址的各位變化并不同步，計算讀寫地址的差值，可能產(chǎn)生錯誤的差值，導(dǎo)致產(chǎn)生錯誤的滿標(biāo)志信號。若將未滿標(biāo)志置為滿標(biāo)志時，可能降低了應(yīng)用的性能，降低寫數(shù)據(jù)速率；而將滿置標(biāo)志置為未滿時，執(zhí)行一次寫操作，則可能產(chǎn)生溢出錯誤，這對于實際應(yīng)用來說是絕對應(yīng)該避免的。同樣，空標(biāo)志信號的產(chǎn)生也可能產(chǎn)生類似的錯誤。之所以會發(fā)生錯誤是因為在地址變化時，由于多位地址各位變化時間不同，異步時鐘對其進行采樣時數(shù)值可能為不同于地址變化后數(shù)值的其他值，異步產(chǎn)生錯誤的空標(biāo)志和滿標(biāo)志，以致產(chǎn)生RAM的讀、寫操作錯誤。
基于上述考慮，現(xiàn)有的技術(shù)方案中，讀、寫地址在讀、寫使能的作用下加一，對讀、寫地址進行格雷碼轉(zhuǎn)換后進行比較，進而產(chǎn)生空、滿標(biāo)志，再由空、滿標(biāo)志控制RAM讀、寫操作的進程。熟悉本領(lǐng)域的技術(shù)人員理解，格雷碼是一種在相鄰計數(shù)值之間只有一位發(fā)生變化的編碼方式，若讀寫地址采用格雷碼編碼方式，就可以解決上面的問題。
在實際應(yīng)用中，上述方案存在以下問題現(xiàn)有的技術(shù)方案對時鐘抖動的容忍程度設(shè)置不靈活，并且可能存在一次讀、寫時鐘導(dǎo)致的沖突引起讀、寫操作的多次調(diào)整。
造成這種情況的主要原因在于，現(xiàn)有的技術(shù)方案中空、滿標(biāo)志產(chǎn)生的條件不可更改，即分屬于不同時鐘域的讀、寫時鐘的沖突條件不可更改，因此對時鐘抖動的容忍程度設(shè)置不靈活；并且現(xiàn)有技術(shù)方案中的空、滿信號是通過轉(zhuǎn)格雷碼后的讀、寫地址延遲一定拍數(shù)比較而產(chǎn)生的，在讀、寫地址沖突時可能存在電平抖動，這就一次讀、寫地址沖突可能會造成空、滿信號的多次變化，從而引起讀、寫操作多次調(diào)整。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種異步數(shù)據(jù)時鐘域轉(zhuǎn)換的系統(tǒng)，使得可以根據(jù)硬件時鐘的實際情況，在容忍時鐘抖動的情況下最大限度的滿足輸入、輸出數(shù)據(jù)的延時固定，同時避免一次沖突引起讀、寫操作多次調(diào)整。
為實現(xiàn)上述目的，本發(fā)明提供了一種異步數(shù)據(jù)時鐘域轉(zhuǎn)換的系統(tǒng)，包含雙口隨機存取存儲器模塊，所述雙口隨機存取存儲器模塊用于存儲數(shù)據(jù)并根據(jù)所述讀寫地址模塊中的地址進行相應(yīng)的存取操作；還包含讀寫地址模塊，沖突判斷模塊，保護電路模塊和地址置位模塊；所述讀寫地址模塊用于存儲并提供讀、寫地址；所述沖突判斷模塊用于在所述讀寫地址模塊中的所述讀、寫地址沖突時將地址調(diào)整信號置為有效；所述保護電路模塊用于從所述沖突判斷模塊接收所述地址調(diào)整信號并向所述地址置位模塊輸出，在輸出有效的所述地址調(diào)整信號有效后的一段時間內(nèi)，屏蔽所述地址調(diào)整信號；所述地址置位模塊用于在接收到有效的所述地址調(diào)整信號時，調(diào)整所述讀寫地址模塊中的讀、寫地址。
其中，所述沖突判斷模塊還用于根據(jù)讀地址是否落在所述寫地址前后的禁區(qū)內(nèi)決定是否將所述地址調(diào)整信號置為有效。
所述沖突判斷模塊中，所述寫地址前后的禁區(qū)的大小可以通過參數(shù)設(shè)定。
所述沖突判斷模塊還包含延時寄存器組和沖突邏輯判斷子模塊；所述延時寄存器組用于將讀、寫地址轉(zhuǎn)換為格雷碼后在讀時鐘域分別經(jīng)過多個延時寄存器生成具有不同延時的格雷碼表示的讀、寫地址；所述沖突邏輯判斷子模塊用于以所述延時寄存器組生成的具有不同延時的格雷碼表示的讀、寫地址為輸入，產(chǎn)生所述地址調(diào)整信號。
所述沖突邏輯判斷子模塊還包含組合電路模塊和多路選擇器；所述組合電路模塊用于以所述延時寄存器組產(chǎn)生的具有不同延時的格雷碼表示的讀、寫地址作為輸入，產(chǎn)生所有可能參數(shù)對應(yīng)的所述地址調(diào)整信號作為所述多路選擇器的多路輸入；所述多路選擇器以所述參數(shù)作為控制信號，選擇該參數(shù)對應(yīng)的所述地址調(diào)整信號輸出。
所述沖突邏輯判斷子模塊中，在延時拍數(shù)之差小于等于所述參數(shù)的格雷碼轉(zhuǎn)換后的所有讀、寫地址對中，如果有任何一對相同則將所述地址調(diào)整信號置為有效。
所述讀寫地址模塊中二進制表示的所述讀地址和所述寫地址的初始值最高位相反，其它位相同。
所述保護電路模塊在輸出有效的所述地址調(diào)整信號時置位一個計數(shù)器并開始計數(shù)，當(dāng)該計數(shù)器的計數(shù)值小于特定值時，屏蔽所述地址調(diào)整信號。
和所述計數(shù)器的計數(shù)值比較的所述特定值由所述參數(shù)確定，不同參數(shù)對應(yīng)不同特定值。
所述地址置位模塊在收到有效的所述地址調(diào)整信號后，將當(dāng)前二進制表示的所述寫地址的最高位取反，其它位不變，賦給所述讀地址。
所述地址置位模塊中，將所述延時寄存器組中存儲的格雷碼表示的所述寫地址轉(zhuǎn)換為二進制后，加上與當(dāng)前寫地址的延時后得到調(diào)整讀地址信號，將所述調(diào)整讀地址信號最高位取反后得到所述讀地址需要調(diào)整到的數(shù)值。
通過比較可以發(fā)現(xiàn)，本發(fā)明的技術(shù)方案與現(xiàn)有技術(shù)的區(qū)別在于，本發(fā)明可以用參數(shù)控制讀、寫地址沖突范圍，即可以提供一個隨機存取存儲器(Random Access Memory，簡稱“RAM”)活動窗，并且同時提供一種讀、寫地址沖突后的延時保護機制，在讀、寫地址沖突后一段時間內(nèi)不輸出Adjust信號。
這種技術(shù)方案上的區(qū)別，帶來了較為明顯的有益效果，即，應(yīng)用本發(fā)明異步時鐘域轉(zhuǎn)換的系統(tǒng)，首先，可以通過參數(shù)改變RAM活動窗大小，靈活控制讀、寫地址的沖突范圍，使得接口模塊完成異步時鐘域轉(zhuǎn)換時，既能靈活控制時鐘抖動的范圍，又能最大程度的保持輸入、輸出時序延時固定的要求，從而大大提高了接口模塊的靈活性；其次，由于本發(fā)明方案的延時保護機制在讀、寫地址沖突后一段時間內(nèi)不輸出Adjust信號，因此可以避免一次沖突后的電平抖動造成的讀、寫地址多次調(diào)整，提高了系統(tǒng)的穩(wěn)定性。


圖1是根據(jù)本發(fā)明的一個較佳實施例的異步數(shù)據(jù)時鐘域轉(zhuǎn)換系統(tǒng)的系統(tǒng)組成示意圖；圖2是根據(jù)本發(fā)明的一個較佳實施例的讀、寫地址的延時寄存器組31的電路圖；圖3是根據(jù)本發(fā)明的一個較佳實施例的沖突邏輯判斷子模塊32的電路圖；圖4是根據(jù)本發(fā)明的一個較佳實施例的保護電路模塊40的電路圖。
具體實施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明作進一步地詳細描述。
首先說明本發(fā)明的基本原理。本發(fā)明方案根據(jù)設(shè)定的參數(shù)確定RAM活動窗，當(dāng)讀地址落入以寫地址為中心的RAM活動窗內(nèi)時輸出有效的地址調(diào)整信號(Adjust)并將讀地址調(diào)整到寫地址180°相位，即將二進制表示的寫地址最高位取反，其它位不變賦給讀地址。其中，該RAM活動窗的大小可以由管理人員根據(jù)硬件情況設(shè)定。另外，本發(fā)明方案還設(shè)置了保護電路，在輸出有效的Adjust后，在一段時間內(nèi)屏蔽掉Adjust信號以避免一次地址沖突造成多次地址調(diào)整。
根據(jù)本發(fā)明的一個較佳實施例的異步數(shù)據(jù)時鐘域轉(zhuǎn)換系統(tǒng)的系統(tǒng)組成示意圖如圖1所示。
異步數(shù)據(jù)時鐘域轉(zhuǎn)換系統(tǒng)包含雙口RAM模塊10，讀寫地址模塊20，沖突判斷模塊30，保護電路模塊40和地址置位模塊50。
雙口RAM模塊10用于存儲數(shù)據(jù)并根據(jù)讀、寫地址進行相應(yīng)的存取操作。雙口RAM模塊10為本領(lǐng)域技術(shù)人員公知，在讀操作時讀取讀地址內(nèi)的數(shù)據(jù)，在寫操作時向?qū)懙刂穼懭胂鄳?yīng)數(shù)據(jù)，在此不詳細說明。
讀寫地址模塊20用于存儲讀寫雙口RAM模塊10時需要的地址。其中，讀寫地址模塊10只是邏輯上的概念，在具體實現(xiàn)時，讀寫地址分別存儲在讀時鐘域和寫時鐘域中。需要說明的是，讀、寫地址初始值在二進制表示時具有180°相位差，即二進制的讀、寫地址除了最高位相反，其它位均相同。在本發(fā)明的一個較佳實施例中，讀、寫地址可以分別為兩個循環(huán)計數(shù)的計數(shù)器，其計數(shù)的深度等于雙口RAM模塊10的存儲深度，讀地址在每次讀操作時計數(shù)加1，寫地址在每次寫操作時計數(shù)加1。例如，在本發(fā)明的一個較佳實施例中，雙口RAM模塊10的存儲深度為2n，則讀寫地址計數(shù)器的計數(shù)值為0～2n-1。
沖突判斷模塊30用于在讀地址和寫地址沖突時將地址預(yù)調(diào)整信號(Pre_Adjust)置為有效，并傳給保護電路模塊40。其中，讀地址和寫地址的沖突范圍可以設(shè)定。在本發(fā)明的一個較佳實施例中，通過設(shè)定參數(shù)(PARAMETER)的值設(shè)定沖突范圍，當(dāng)讀地址落入寫地址前后X個周期的范圍內(nèi)時讀、寫地址沖突，其中，X＝PARAMETER。熟悉本領(lǐng)域的技術(shù)人員可以理解，若雙口RAM模塊10的存儲深度為2n，則PARAMETER的取值范圍為0～n-1。需要說明的是，沖突判斷模塊30中將二進制的讀、寫地址轉(zhuǎn)換為格雷碼后進行比較。
在本發(fā)明的一個較佳實施例中，沖突判斷模塊30還包含延時寄存器組31和沖突邏輯判斷子模塊32。其中，延時寄存器組31分別將讀、寫地址轉(zhuǎn)換為格雷碼后經(jīng)過延時寄存器緩存生成具有不同延時的格雷碼表示的讀寫地址；沖突邏輯判斷子模塊32根據(jù)PARAMETER從延時寄存器組31中取得轉(zhuǎn)換為格雷碼的具有不同延時的讀、寫地址進行邏輯判斷，在讀、寫地址沖突時將Pre_Adjust信號置為有效。
根據(jù)本發(fā)明的一個較佳實施例的讀、寫地址的延時寄存器組31的具體電路圖如圖2所示。延時寄存器組31包含用于將輸入的二進制數(shù)據(jù)轉(zhuǎn)換為格雷碼的格雷碼轉(zhuǎn)換模塊311和用于將輸入按照控制時鐘延時一拍的D觸發(fā)器312。為了表述清晰，圖2中將處理讀寫地址的功能完全相同的模塊分別用R和W區(qū)分，對于均為處理讀地址或處理寫地址的功能完全相同的模塊，在R或W后加自然數(shù)(1、2......)加以區(qū)分。其中，W_add和R_add分別為寫地址和讀地址，W_clk和R_clk分別為寫時鐘和讀時鐘，W_reg_n和R_reg_n分別為格雷碼轉(zhuǎn)換后的讀地址和寫地址延時n拍鎖存在D觸發(fā)器中的數(shù)據(jù)。之所以需要將格雷碼延時鎖存，是因為格雷碼是無權(quán)碼，對格雷碼的比較只能得是否相等，無法直接計算格雷碼的差值，這樣就不能通過直接的格雷碼相減得到讀寫地址的差值，因此讀寫地址的差值就需要通過讀寫地址的格雷碼的延時差值得到。熟悉本領(lǐng)域的技術(shù)人員可以理解，假設(shè)雙口RAM的深度為2n，為了產(chǎn)生所有讀寫地址可能產(chǎn)生的差值，需要分別鎖存W_reg_1～W_reg_n和R_reg_1～R_reg_(2n-1)，因此D觸發(fā)器312在讀地址延時寄存中需要n個，分別是D觸發(fā)器312-R1～312Rn，在寫地址延時寄存中需要2n-1個，分別是D觸發(fā)器312-W1～312-W(2n-1)。在本發(fā)明的一個較佳實施例中，將格雷碼轉(zhuǎn)換后的讀寫地址轉(zhuǎn)換到讀時鐘域，即所有D觸發(fā)器312的時鐘均采用R_clk，這樣可以避免由于讀寫時鐘域的差異造成格雷碼比較時的錯誤。
沖突邏輯判斷子模塊32將鎖存的格雷碼表示的讀寫地址進行組合邏輯的判斷，判定讀寫地址是否落入了可以由PARAMETER設(shè)定范圍的沖突區(qū)域內(nèi)，如果是則輸出有效的Pre_Adjust信號給保護電路模塊40。在本發(fā)明的一個較佳實施例中，當(dāng)讀地址落入寫地址前后X個周期的范圍內(nèi)時讀、寫地址沖突，其中，X＝PARAMETER。在該較佳實施例中，雙口RAM模塊10存儲深度為2n，沖突邏輯判斷子模塊輸入W_reg_1～W_reg_n和R_reg_1～R_reg_(2n-1)，通過組合電路生成P(i)作為Adjust標(biāo)志，其中，i等于PARAMETER的取值，熟悉本領(lǐng)域的技術(shù)人員可以理解，將延時拍數(shù)之差小于等于i的所有格雷碼轉(zhuǎn)換后的讀寫地址進行比較得出P(i)。例如i＝2時，P(i)＝((W_reg_3＝＝R_reg_1)|(W_reg_3＝＝R_reg_2)|(W_reg_3＝＝R_reg_3)|(W_reg_3＝＝R_reg_4)|(W_reg_3＝＝R_reg_5))；i＝1時，P(i)＝((W_reg_2＝＝R_reg_1)|(W_reg_2＝＝R_reg_2)|(W_reg_2＝＝R_reg_3))。其中，＝＝表示邏輯相等運算，若兩個變量相同，值為1，否則為0；|表示邏輯或運算。熟悉本領(lǐng)域的技術(shù)人員可以看出，在該較佳實施例中，Pre_Adjust置為1時有效。
根據(jù)本發(fā)明的一個較佳實施例的沖突邏輯判斷子模塊32的具體的電路實現(xiàn)如圖3所示，沖突邏輯判斷子模塊32包含用于產(chǎn)生P(i)(i＝0～n-1)的組合電路模塊321和一個以PARAMETER作為控制信號選擇特定的P(i)輸出的多路選擇器322。其中，該較佳實施例的雙口RAM模塊10的存儲深度為2n，組合電路模塊321輸入W_reg_1～W_reg_n和R_reg_1～R_reg_(2n-1)，輸出P(i)(i＝0～n-1)；將P(i)(i＝0～n-1)輸入控制端為PARAMETER多路選擇器322選擇輸出P(i)(i＝PARAMETER)。關(guān)于P(i)的實現(xiàn)邏輯，可以參照下表。
其中，第一行為格雷碼轉(zhuǎn)換后的寫地址的延時拍數(shù)，第一列為格雷碼轉(zhuǎn)換后的讀地址的延時拍數(shù)，Pi(i＝0～n-1)僅在對應(yīng)的讀、寫地址相等時值為1，表中所有Pi值相或的結(jié)果即為PARAMETER為i時的地址調(diào)整信號，也就是對應(yīng)的P(i)(i＝0～n-1)。熟悉本領(lǐng)域的技術(shù)人員據(jù)此可以很容易實現(xiàn)沖突邏輯判斷子模塊32。
保護電路模塊40用于在收到?jīng)_突判斷模塊30輸出的Pre_Adjust信號時輸出地址調(diào)整信號(Adjust)，并在輸出有效的Adjust信號后的一段時間內(nèi)，屏蔽Adjust信號。在本發(fā)明的一個較佳實施例中，保護電路模塊40主要可以通過計數(shù)器實現(xiàn)，當(dāng)輸出有效Adjust信號后，計數(shù)器清零并開始計數(shù)，在計數(shù)值未達到一定數(shù)值之前屏蔽Adjust信號的輸出。
根據(jù)本發(fā)明的一個較佳實施例的保護電路模塊40的電路圖如圖4所示。保護電路模塊40包含三個D觸發(fā)器(分別用401，402和403表示)，兩個采集上升沿模塊410(分別用410-1和410-2表示)，計數(shù)器420，比較器430，多路選擇器470，倒相器450和邏輯與模塊460。其中，該電路的所有控制時鐘采用讀時鐘R_clk，D觸發(fā)器401將從沖突判斷模塊30接收到的Pre_Adjust信號緩存一拍后輸出到D觸發(fā)器402，D觸發(fā)器402的清零端信號由比較器430的輸出經(jīng)采集上升沿模塊410-1得到，D觸發(fā)器402的輸出經(jīng)采集上升沿模塊410-2輸出到邏輯與模塊460的一個輸入端，邏輯與模塊460的另一個輸入端輸入比較器430的輸出信號，邏輯與模塊460的輸出信號經(jīng)D觸發(fā)器403緩存一拍后作為Adjust信號輸出給所述地址置位模塊50，同時，邏輯與模塊460的輸出信號還作為計數(shù)器420的清零信號；計數(shù)器420的輸入端接入R_clk，使能端接入比較器430的輸出信號的取反，計數(shù)器420的輸出信號作為比較器430的一個輸入信號；多路選擇器470根據(jù)PARAMETER選擇輸入作為Sign信號輸入比較器430的一個輸入端；比較器430在計數(shù)器420的輸出大于等于Sign信號時輸出高電平。需要說明的是，多路選擇器470的輸入端數(shù)據(jù)根據(jù)最后產(chǎn)生的Adjust信號相對真正實時的沖突信號的延時決定，例如，在本發(fā)明的一個較佳實施例中，產(chǎn)生Adjust信號時距離沖突發(fā)生已經(jīng)延時了6個讀時鐘周期，則多路選擇器470的輸入依次為6，7，9，11......7+2*(n-1)，即當(dāng)PARAMETER＝0時，Sign＝6；當(dāng)PARAMETER＝(1～(n-1))時，Sign＝7+2*(PARAMETER-1)。需要說明的是，計數(shù)器420為循環(huán)計數(shù)，當(dāng)雙口RAM模塊10的存儲深度為2n時，計數(shù)值為0～8n-1。
所述地址置位模塊50用于在接收到有效的Adjust信號后，向讀寫地址模塊20發(fā)出地址調(diào)整信號調(diào)整所述讀、寫地址。本發(fā)明的一個較佳實施例中，采用讀、寫地址沖突時，寫地址不變，調(diào)整讀地址的方式使讀地址調(diào)整到寫地址180°的位置，即讀、寫地址最高位不同，其他位相同。由于讀、寫地址在不同時鐘域，異步域采樣存在不確定性，因此本發(fā)明的一個較佳實施例中，通過一個中間信號R_adjust得到讀地址需要調(diào)整的值，R_adjust等效于當(dāng)前的寫地址在讀時鐘域的體現(xiàn)，當(dāng)Adjust有效時，對R_adjust信號最高位取反，其他位不變得方式得到讀地址。其中，R_adjust＝W_binary+5，W_binary為W_reg_3轉(zhuǎn)二進制后的數(shù)據(jù)，是寫地址在讀時鐘域的體現(xiàn)，之所以采用寫地址格雷碼轉(zhuǎn)換后延時3拍的方式完成時鐘域轉(zhuǎn)換，主要是為了消除采樣中可能會出現(xiàn)的亞穩(wěn)態(tài)。
雖然通過參照本發(fā)明的某些優(yōu)選實施例，已經(jīng)對本發(fā)明進行了圖示和描述，但本領(lǐng)域的普通技術(shù)人員應(yīng)該明白，可以在形式上和細節(jié)上對其作各種各樣的改變，而不偏離所附權(quán)利要求書所限定的本發(fā)明的精神和范圍。
權(quán)利要求
1.一種異步數(shù)據(jù)時鐘域轉(zhuǎn)換的系統(tǒng)，包含雙口隨機存取存儲器模塊，所述雙口隨機存取存儲器模塊用于存儲數(shù)據(jù)并根據(jù)所述讀寫地址模塊中的地址進行相應(yīng)的存取操作；其特征在于，還包含讀寫地址模塊，沖突判斷模塊，保護電路模塊和地址置位模塊；所述讀寫地址模塊用于存儲并提供讀、寫地址；所述沖突判斷模塊用于在所述讀寫地址模塊中的所述讀、寫地址沖突時將地址調(diào)整信號置為有效；所述保護電路模塊用于從所述沖突判斷模塊接收所述地址調(diào)整信號并向所述地址置位模塊輸出，在輸出有效的所述地址調(diào)整信號有效后的一段時間內(nèi)，屏蔽所述地址調(diào)整信號；所述地址置位模塊用于在接收到有效的所述地址調(diào)整信號時，調(diào)整所述讀寫地址模塊中的讀、寫地址。
2.根據(jù)權(quán)利要求1所述的異步數(shù)據(jù)時鐘域轉(zhuǎn)換的系統(tǒng)，其特征在于，所述沖突判斷模塊還用于根據(jù)讀地址是否落在所述寫地址前后的禁區(qū)內(nèi)決定是否將所述地址調(diào)整信號置為有效。
3.根據(jù)權(quán)利要求2所述的異步數(shù)據(jù)時鐘域轉(zhuǎn)換的系統(tǒng)，其特征在于，所述沖突判斷模塊中，所述寫地址前后的禁區(qū)的大小可以通過參數(shù)設(shè)定。
4.根據(jù)權(quán)利要求3所述的異步數(shù)據(jù)時鐘域轉(zhuǎn)換的系統(tǒng)，其特征在于，所述沖突判斷模塊還包含延時寄存器組和沖突邏輯判斷子模塊；所述延時寄存器組用于將讀、寫地址轉(zhuǎn)換為格雷碼后在讀時鐘域分別經(jīng)過多個延時寄存器生成具有不同延時的格雷碼表示的讀、寫地址；所述沖突邏輯判斷子模塊用于以所述延時寄存器組生成的具有不同延時的格雷碼表示的讀、寫地址為輸入，產(chǎn)生所述地址調(diào)整信號。
5.根據(jù)權(quán)利要求4所述的異步數(shù)據(jù)時鐘域轉(zhuǎn)換的系統(tǒng)，其特征在于，所述沖突邏輯判斷子模塊還包含組合電路模塊和多路選擇器；所述組合電路模塊用于以所述延時寄存器組產(chǎn)生的具有不同延時的格雷碼表示的讀、寫地址作為輸入，產(chǎn)生所有可能參數(shù)對應(yīng)的所述地址調(diào)整信號作為所述多路選擇器的多路輸入；所述多路選擇器以所述參數(shù)作為控制信號，選擇該參數(shù)對應(yīng)的所述地址調(diào)整信號輸出。
6.根據(jù)權(quán)利要求4所述的異步數(shù)據(jù)時鐘域轉(zhuǎn)換的系統(tǒng)，其特征在于，所述沖突邏輯判斷子模塊中，在延時拍數(shù)之差小于等于所述參數(shù)的格雷碼轉(zhuǎn)換后的所有讀、寫地址對中，如果有任何一對相同則將所述地址調(diào)整信號置為有效。
7.根據(jù)權(quán)利要求1所述的異步數(shù)據(jù)時鐘域轉(zhuǎn)換的系統(tǒng)，其特征在于，所述讀寫地址模塊中二進制表示的所述讀地址和所述寫地址的初始值最高位相反，其它位相同。
8.根據(jù)權(quán)利要求1所述的異步數(shù)據(jù)時鐘域轉(zhuǎn)換的系統(tǒng)，其特征在于，所述保護電路模塊在輸出有效的所述地址調(diào)整信號時置位一個計數(shù)器并開始計數(shù)，當(dāng)該計數(shù)器的計數(shù)值小于特定值時，屏蔽所述地址調(diào)整信號。
9.根據(jù)權(quán)利要求8所述的異步數(shù)據(jù)時鐘域轉(zhuǎn)換的系統(tǒng)，其特征在于，和所述計數(shù)器的計數(shù)值比較的所述特定值由所述參數(shù)確定，不同參數(shù)對應(yīng)不同特定值。
10.根據(jù)權(quán)利要求1所述的異步數(shù)據(jù)時鐘域轉(zhuǎn)換的系統(tǒng)，其特征在于，所述地址置位模塊在收到有效的所述地址調(diào)整信號后，將當(dāng)前二進制表示的所述寫地址的最高位取反，其它位不變，賦給所述讀地址。
11.根據(jù)權(quán)利要求10所述的異步數(shù)據(jù)時鐘域轉(zhuǎn)換的系統(tǒng)，其特征在于，所述地址置位模塊中，將所述延時寄存器組中存儲的格雷碼表示的所述寫地址轉(zhuǎn)換為二進制后，加上與當(dāng)前寫地址的延時后得到調(diào)整讀地址信號，將所述調(diào)整讀地址信號最高位取反后得到所述讀地址需要調(diào)整到的數(shù)值。
全文摘要
本發(fā)明涉及芯片的接口技術(shù)，公開了一種異步數(shù)據(jù)時鐘域轉(zhuǎn)換的系統(tǒng)，使得可以根據(jù)硬件時鐘的實際情況，在容忍時鐘抖動的情況下最大限度的滿足輸入、輸出數(shù)據(jù)的延時固定，同時避免一次沖突引起讀、寫操作多次調(diào)整。這種異步數(shù)據(jù)時鐘域轉(zhuǎn)換的系統(tǒng)用參數(shù)控制讀、寫地址沖突范圍，即提供一個RAM活動窗，并且提供一種讀、寫地址沖突后的延時保護機制，在讀、寫地址沖突后一段時間內(nèi)不輸出調(diào)整信號。
文檔編號G06F12/00GK1741188SQ20041007673
公開日2006年3月1日 申請日期2004年8月29日 優(yōu)先權(quán)日2004年8月29日
發(fā)明者李紅霞, 李剛 申請人:華為技術(shù)有限公司