一種強(qiáng)化異步時(shí)鐘管理的復(fù)雜可編程邏輯器件的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及可編輯邏輯器件技術(shù)領(lǐng)域，特別涉及一種強(qiáng)化異步時(shí)鐘管理的復(fù)雜可編程邏輯器件。
【背景技術(shù)】
[0002]可編程邏輯器件是指一切可通過(guò)軟件手段配置、更改器件內(nèi)部連接結(jié)構(gòu)和邏輯單元，完成既定設(shè)計(jì)功能的數(shù)字集成電路。常用的可編程邏輯器件主要有簡(jiǎn)單的邏輯陣列(PAL/GAL)、復(fù)雜可編程邏輯器件(CPLD)和現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)等3大類(lèi)。
[0003]參照?qǐng)D1，CPLD的結(jié)構(gòu)主要是由可編程的邏輯單元圍繞中心的可編程互連矩陣單元(即圖中的“布線池、布線矩陣”)組成。其中，所述邏輯單元具有多個(gè)邏輯宏單元(MacroCell)，邏輯宏單元結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的I/O單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于CPLD內(nèi)部采用固定長(zhǎng)度的金屬線進(jìn)行各邏輯單元的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)間可預(yù)測(cè)性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測(cè)的缺點(diǎn)。
[0004]在現(xiàn)有技術(shù)中，由于CPLD提供的時(shí)鐘管理過(guò)于簡(jiǎn)單，必須有搭配的鎖相環(huán)(PLL)提供去時(shí)鐘偏移，調(diào)整時(shí)鐘延遲，進(jìn)行頻率綜合等，可參照?qǐng)D2，系統(tǒng)時(shí)鐘分布可由PLL調(diào)控。但是由于PLL中用到的壓控震蕩器(VCO)存在不穩(wěn)定性和相位偏移的積累，因而在補(bǔ)償時(shí)鐘分布網(wǎng)路造成的時(shí)間延遲時(shí)，會(huì)降低了 PLL的性能，并且PLL所產(chǎn)生的時(shí)鐘在完成相位移，頻率倍頻，頻率分頻等功能后，仍然與輸入時(shí)鐘同步，PLL不能夠處理異步時(shí)鐘的相位移功能。

【發(fā)明內(nèi)容】

[0005](一 )要解決的技術(shù)問(wèn)題
[0006]本發(fā)明要解決的技術(shù)問(wèn)題是:如何克服CPLD中集成PLL時(shí)的時(shí)鐘不穩(wěn)定與相位偏移積累問(wèn)題。以及提供多個(gè)相同頻率的異步時(shí)鐘源的相位移功能。
[0007]( 二)技術(shù)方案
[0008]為解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種強(qiáng)化異步時(shí)鐘管理的復(fù)雜可編程邏輯器件，所述復(fù)雜可編程邏輯器件內(nèi)部集成有:延遲鎖相環(huán)和與所述延遲鎖相環(huán)連接的η個(gè)可變延時(shí)器，所述η為不小于I的整數(shù)；
[0009]所述延遲鎖相環(huán)產(chǎn)生I路第一時(shí)鐘信號(hào)和η路相位延時(shí)編碼，所述相位延時(shí)編碼與所述可變延時(shí)器一一對(duì)應(yīng)，所述可變延時(shí)器根據(jù)對(duì)應(yīng)的相位延時(shí)編碼將接收的第二時(shí)鐘信號(hào)進(jìn)行相位移，并將相位移后的第二時(shí)鐘信號(hào)傳輸至所述復(fù)雜可編程邏輯器件中的各個(gè)邏輯單元。
[0010]可選地，所述延遲鎖相環(huán)將所述第一時(shí)鐘信號(hào)由所述延遲鎖相環(huán)內(nèi)部的可變延時(shí)器進(jìn)行延遲，并將延遲后的延遲編碼傳輸至所述復(fù)雜可編程邏輯器件中的各個(gè)邏輯單元。[0011 ] 可選地，所述復(fù)雜可編程邏輯器件設(shè)有η個(gè)時(shí)鐘輸出端，所述η個(gè)時(shí)鐘輸出端與所述η個(gè)可變延時(shí)器一一對(duì)應(yīng)連接，所述時(shí)鐘輸出端連接到所述復(fù)雜可編程邏輯器件中的各個(gè)邏輯單元以及外部時(shí)鐘輸出端。
[0012]可選地，所述復(fù)雜可編程邏輯器件還包括:第一數(shù)據(jù)選擇器，所述第一數(shù)據(jù)選擇器的輸出端與所述延遲鎖相環(huán)的時(shí)鐘返回端連接，所述第一數(shù)據(jù)選擇器的I個(gè)輸入端與所述延遲鎖相環(huán)上用于輸出所述第一時(shí)鐘信號(hào)的輸出端連接，所述第一數(shù)據(jù)選擇器的另I個(gè)輸入端與所述延遲鎖相環(huán)的時(shí)鐘輸出端連接。
[0013]可選地，所述復(fù)雜可編程邏輯器件還包括:m個(gè)外部時(shí)鐘輸入端和第二數(shù)據(jù)選擇器，I個(gè)外部時(shí)鐘輸入端與所述第二數(shù)據(jù)選擇器的I個(gè)輸入端連接，其余外部時(shí)鐘輸入端中的η個(gè)與所述η個(gè)可變延時(shí)器一一對(duì)應(yīng)連接，所述第二數(shù)據(jù)選擇器的輸出端與所述延遲鎖相環(huán)的時(shí)鐘輸入端連接，m為不小于n+1的整數(shù)。
[0014]可選地，所述復(fù)雜可編程邏輯器件設(shè)有外部時(shí)鐘返回端，所述外部時(shí)鐘返回端與所述第一數(shù)據(jù)選擇器剩余輸入端中的I個(gè)輸入端連接。
[0015]可選地，所述復(fù)雜可編程邏輯器件還包括:n+l條相位選擇支路，所述延遲鎖相環(huán)上用于輸出所述第一時(shí)鐘信號(hào)的輸出端與所述復(fù)雜可編程邏輯器件中的各個(gè)邏輯單元以及外部時(shí)鐘輸出端之間通過(guò)I條相位選擇支路連接，各可變延時(shí)器與所述復(fù)雜可編程邏輯器件中的各個(gè)邏輯單元以及對(duì)應(yīng)的外部時(shí)鐘輸出端之間通過(guò)其余相位選擇支路中的I條相位選擇支路連接；
[0016]每條相位選擇支路均包括:第三數(shù)據(jù)選擇器和緩沖器；
[0017]或者，
[0018]每條相位選擇支路均包括:第三數(shù)據(jù)選擇器、緩沖器和二選一相位選擇器。
[0019]可選地，所述延遲鎖相環(huán)將所述第一時(shí)鐘信號(hào)傳輸至所述復(fù)雜可編程邏輯器件中的各個(gè)邏輯單元。
[0020]可選地，所述復(fù)雜可編程邏輯器件還包括:
[0021]由所述延遲鎖相環(huán)的時(shí)鐘輸出端不經(jīng)由CPLD的時(shí)鐘樹(shù)分布與所述延遲鎖相環(huán)的時(shí)鐘返回端連接的延遲反饋回路。
[0022]可選地，所述延遲鎖相環(huán)將所述第一時(shí)鐘信號(hào)由所述延遲鎖相環(huán)內(nèi)部的可變延時(shí)器經(jīng)由CPLD的時(shí)鐘樹(shù)進(jìn)行延遲反饋回路，得到延遲后的第一時(shí)鐘信號(hào)，并將所述延遲后的第一時(shí)鐘信號(hào)傳輸至所述復(fù)雜可編程邏輯器件中的各個(gè)邏輯單元”
[0023](三)有益效果
[0024]本發(fā)明通過(guò)將延遲鎖相環(huán)DLL集成于CPLD中，能夠克服CPLD中集成PLL時(shí)的不穩(wěn)定與相位偏移積累問(wèn)題，為CPLD中的邏輯單元提供不同的時(shí)鐘信號(hào)，使CPLD增加延時(shí)補(bǔ)償、時(shí)鐘調(diào)整、相位調(diào)整，并提供多個(gè)相同頻率的異步時(shí)鐘信號(hào)源不同的相位移功能，擴(kuò)大CPLD的應(yīng)用領(lǐng)域到數(shù)字信息讀取的應(yīng)用，簡(jiǎn)化電路設(shè)計(jì)與系統(tǒng)集成，降低功耗、開(kāi)發(fā)成本與物料成本，使用方便。
【附圖說(shuō)明】
[0025]圖1是現(xiàn)有技術(shù)中復(fù)雜可編程邏輯器件CPLD的內(nèi)部邏輯框圖；
[0026]圖2是現(xiàn)有技術(shù)中復(fù)雜可編程邏輯器件CPLD搭配鎖相環(huán)PLL的時(shí)鐘分布電路原理圖；
[0027]圖3是現(xiàn)有技術(shù)中延遲鎖相環(huán)DLL的電路原理圖；
[0028]圖4是本發(fā)明一種實(shí)施方式的復(fù)雜可編程邏輯器件的電路原理圖；
[0029]圖5是圖4所示的復(fù)雜可編程邏輯器件中集成的可變延時(shí)器與延遲鎖相環(huán)DLL的一種關(guān)系的電路原理圖；
[0030]圖6是圖4所示的復(fù)雜可編程邏輯器件中集成的可變延時(shí)器與延遲鎖相環(huán)DLL的另一種關(guān)系的電路原理圖；
[0031]圖7是圖4所示的復(fù)雜可編程邏輯器件中集成的延遲鎖相環(huán)DLL的電路原理圖。
【具體實(shí)施方式】
[0032]下面結(jié)合附圖和實(shí)施例，對(duì)本發(fā)明的【具體實(shí)施方式】作進(jìn)一步詳細(xì)描述。以下實(shí)施例用于說(shuō)明本發(fā)明，但不用來(lái)限制本發(fā)明的范圍。
[0033]下面以所述延時(shí)鎖相環(huán)產(chǎn)生4路時(shí)鐘信號(hào)(即η = 3)為例來(lái)說(shuō)明本發(fā)明，但不限定本發(fā)明的保護(hù)范圍。圖3是現(xiàn)有技術(shù)中延遲鎖相環(huán)DLL的電路原理圖，圖4是本發(fā)明一種實(shí)施方式的復(fù)雜可編程邏輯器件的電路原理圖，圖5是圖4所示的復(fù)雜可編程邏輯器件中集成的可變延時(shí)器與延遲鎖相環(huán)DLL的一種關(guān)系的電路原理圖，圖6是圖4所示的復(fù)雜可編程邏輯器件中集成的可變延時(shí)器與延遲鎖相環(huán)DLL的另一種關(guān)系的電路原理圖，圖7是圖4所示的復(fù)雜可編程邏輯器件中集成的延遲鎖相環(huán)DLL的電路原理圖，參照?qǐng)D3至圖7，所述復(fù)雜可編程邏輯器件內(nèi)部集成有:延遲鎖相環(huán)和與所述延