專利名稱：半導體集成電路器件的設計方法及設計裝置的制作方法
技術領域：
本發(fā)明涉及半導體集成電路器件的設計方法及設計裝置。特別涉及考慮壓降值來布置作為具有晶體管或邏輯功能的晶體管集合體的單元。
背景技術：
近年來，半導體制造工藝的微細化急速地進展，同一芯片尺寸所含晶體管的規(guī)模也飛躍上升。隨之而來，半導體芯片單位功耗也急速增加，所以現(xiàn)狀是想通過降低供給電壓(工作電壓)等對策，來稍稍抑制功耗的增加。
如上所述，為了抑制功耗的增加而降低供給電壓，使得電流值增加。另外，這種電流值的增加，恐怕對電路工作產(chǎn)生不良影響。為了處置這種隨半導體芯片內(nèi)的壓降而產(chǎn)生的問題點，在例如日本特開平11-45979號公報中，公開了一種用于降低這種壓降的方法，在日本特開2000-194732號公報中，公開了一種用于正確分析這種壓降值的方法。另一方面，在日本特開2000-163460號公報中，公開了一種正確分析壓降值且降低壓降自身的方法。
在上述壓降分析方法及降低方法中，對大致或完全布置結(jié)束的晶體管或單元，進行它們的功耗和壓降值的分析。然后，用與壓降值相對應的晶體管延遲來驗證時序，由此抑制制造后工作不良的發(fā)生，或為了削減壓降率而進行適當?shù)碾娫床季€的加強。
但是，不能回避發(fā)生某種程度的壓降，有關發(fā)生的一定的壓降部分，通常作為電路全體的設計余裕來進行設計。也就是說，在估計發(fā)生10％的壓降的情況下，預先進行比通常的規(guī)格僅高10％的高速的電路設計，壓降發(fā)生時也能保證如規(guī)格所示的動作速度。
由于采用這種設計方法，根據(jù)電路上的時序驗證，對屬于在時序上比較有余裕的路徑的單元，也進行與對屬于關鍵路徑(criticalpath)的單元一樣的電源加強，存在導致無用的芯片面積增大的問題。
另外，在進行邏輯合成之際，通常以理想邏輯為前提進行邏輯合成等處理，所以由于壓降的影響，從時鐘源到各觸發(fā)器(flip-flop)為止的路徑是等長等電容布線的情況也發(fā)生延遲偏差，需要將合成時所含的時鐘延遲偏差(偏斜skew)余裕，加入布置布線規(guī)則的功能布線長、布線電容控制偏差，進行最大限度考慮壓降偏差的大幅余裕設計。
另外，減少這種時序余裕，在布線結(jié)束后實施根據(jù)實際時鐘延遲信息的時序最適化的情況，通過改變電路構(gòu)成，壓降值與實施時序最適化之前不同，所以存在擔心時序最適化處理不收斂的問題。
再有，在用于檢測電路中故障處所的測試電路(偏斜電路)中，通常生成推定了理想時鐘的偏斜鏈，所以在偏斜動作時壓降變大的可能性高，該壓降的影響所產(chǎn)生的時鐘偏斜引起不能進行故障檢測測試的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種可以考慮壓降值不同時的影響，產(chǎn)生偏差時也可以進行正確設計的半導體集成電路器件的設計方法及設計裝置。
本發(fā)明的半導體集成電路器件的設計方法，該半導體集成電路器件通過金屬布線來連接硅晶片上形成的晶體管的端子間，其特征在于，具有以下步驟第一步驟，輸入有關上述晶體管的信息，進行概略布置以使上述晶體管間連接的布線距離和布線電容最??；第二步驟，根據(jù)上述晶體管的概略布置來制作有關壓降值的信息；及第三步驟，根據(jù)有關上述壓降值的信息來進行上述晶體管的布置。
本發(fā)明的半導體集成電路器件的設計裝置，該半導體集成電路器件通過金屬布線來連接硅晶片上形成的晶體管的端子間，其特征在于，具有概略布置單元，輸入有關上述晶體管的信息，進行概略布置以使上述晶體管間連接的布線距離和布線電容最?。粔航抵敌畔⒅谱鲉卧?，根據(jù)上述晶體管的概略布置來制作有關壓降值的信息；及再布置單元，根據(jù)有關上述壓降值的信息來進行上述晶體管的布置。
在本發(fā)明的半導體集成電路器件的設計方法中，具備根據(jù)有關壓降值的信息進行晶體管的布置的第三步驟。通過這種構(gòu)成，可以進行考慮到由壓降引起的單元的延遲增加的單元布置，與現(xiàn)有的在單元布置后進行考慮壓降值的延遲計算并進行時序驗證的方法相比較，可以在布置處理階段進行用于改正時序的電路最適化處理，可以實現(xiàn)設計周期的縮短。
在本發(fā)明的半導體集成電路器件的設計方法中，優(yōu)選上述第二步驟包括進行連接被概略布置的上述晶體管間的概略布線的步驟；根據(jù)上述概略布線估算布線電容，通過算出上述各晶體管的負載電容來計算功耗的步驟；確定被布線的電源/接地布線的電阻值的步驟；根據(jù)所算出的上述功耗，計算在電流源與被布線的電源/接地布線的上述電阻值連接的情況下的來自電源的壓降值的步驟；及根據(jù)所計算的上述壓降值，求出上述半導體集成電路器件的壓降分布的步驟。通過求出半導體集成電路器件的壓降分布，可以更正確地布置適當?shù)木w管。
優(yōu)選上述第三步驟包括根據(jù)上述壓降分布，在所設想的任意的壓降值的處所上布置適當?shù)纳鲜鼍w管的步驟。
優(yōu)選上述第三步驟還包括根據(jù)有關上述壓降值的信息，將上述半導體集成電路器件的觸發(fā)器間的路徑全體或源(source)側(cè)和灌(sink)側(cè)的觸發(fā)器對，布置在壓降值差小的區(qū)域內(nèi)。由于各路徑具有一定的壓降值，路徑的延遲計算可以用一定的壓降值來計算，在進行靜態(tài)時序分析時也能高速地進行考慮了壓降值的延遲計算。
優(yōu)選本發(fā)明的半導體集成電路器件的設計方法，包括如下步驟進行連接被概略布置的上述晶體管間的概略布線的步驟；根據(jù)上述晶體管的概略布置及概略布線，算出觸發(fā)器間的路徑延遲的步驟；及比較所算出的上述路徑延遲和制約延遲時間，求出各觸發(fā)器間的路徑的路徑延遲的余裕的步驟；上述第三步驟包括將上述路徑延遲余裕大的上述路徑所含的上述晶體管，優(yōu)先布置在壓降值大的區(qū)域的步驟。是因為可以用路徑時序的余裕部分吸收壓降所導致的單元的延遲增加，可能削減用于加強關鍵路徑延遲增加的電源加強和時序余裕的比例，可以反復進行用于削減芯片面積及滿足電路仕樣工作速度的時序最適化處理、并削減次數(shù)而實現(xiàn)設計周期的縮短。
優(yōu)選本發(fā)明的半導體集成電路器件的設計方法，還包括裝入用于檢測上述晶體管的故障處所的測試電路的步驟；上述第三步驟包括根據(jù)有關上述壓降值的信息來改變上述測試電路的連接順序的步驟。是因為可以算出考慮到壓降的各觸發(fā)器的時鐘偏斜和數(shù)據(jù)到達時間，因為可以防止在偏斜鏈連接后由于壓降的影響不能滿足保持時間的制約于未然。因此，即使偏斜用觸發(fā)器的時鐘樹(tree)路徑不同，也可以防止因壓降引起的時鐘偏斜變大從而引起保持時間錯誤、不能檢測故障的問題于未然，由于能使僅因故障檢測處理成問題但能正常工作的LSI作為合格品出貨，所以能提高良品率。
優(yōu)選本發(fā)明的半導體集成電路器件的設計方法，在上述第二步驟中，還包括將供給觸發(fā)器電路的供給信號中的多扇出信號在樹上進行分割樹的步驟；在上述第三步驟中還包括根據(jù)有關上述壓降值的信息，將屬于上述樹的上述晶體管的驅(qū)動能力作為延遲時間算出的步驟；算出電阻值和電容值，以使從信號源到信號接收端為止的延遲時間與作為屬于上述樹的上述晶體管的驅(qū)動能力被算出的上述延遲時間一致的步驟；及在上述信號源與屬于上述樹的上述晶體管之間、及上述信號源與上述信號接收端之間布線，以便變?yōu)樗愠龅纳鲜鲭娮柚岛蜕鲜鲭娙葜档牟襟E。
通過算出考慮了壓降的信號延遲時間，以不產(chǎn)生該延遲時間差的方式進行布線處理，可以使LSI使用時所產(chǎn)生的延遲時間差為零，可以避免發(fā)生預想外的工作異常于未然。
在本發(fā)明的半導體集成電路器件的設計裝置中，設有根據(jù)有關壓降值的信息進行晶體管布置的再布置單元。通過這種構(gòu)成，可以進行考慮了因壓降引起的單元延遲增加的單元布置，與現(xiàn)有的再布置單元后進行考慮壓降值的延遲計算、進行時序驗證的方法比較，可以在布置處理階段進行用于修正時序的電路最適化處理，能實現(xiàn)設計周期的縮短。
優(yōu)選在本發(fā)明的半導體集成電路器件的設計裝置中，上述壓降值信息制作單元包括概略布線單元，進行連接被概略布置的上述晶體管間的概略布線；功耗計算單元，根據(jù)上述概略布線估算布線電容，通過算出上述各晶體管的負載電容來計算功耗；電阻值抽取單元，確定被布線的電源/接地布線的電阻值；壓降值計算單元，根據(jù)所算出的上述功耗，計算在電流源與被布線的電源/接地布線的上述電阻值連接的情況下的來自電源的壓降值；及壓降分布制作單元，根據(jù)所計算的上述壓降值，求出上述半導體集成電路器件的壓降分布。
優(yōu)選上述再布置單元根據(jù)上述壓降分布在所設想的任意的壓降值的處所上布置適當?shù)纳鲜鼍w管。
優(yōu)選上述再布置單元根據(jù)有關上述壓降值的信息，將上述半導體集成電路器件的觸發(fā)器間的路徑全體或源側(cè)和灌側(cè)的觸發(fā)器對，布置在壓降值差小的區(qū)域內(nèi)。
優(yōu)選上述壓降值信息制作單元還包括路徑延遲算出單元，根據(jù)上述晶體管的概略布置及概略布線，算出觸發(fā)器間的路徑延遲；及路徑延遲余裕算出單元，比較所算出的上述路徑延遲和制約延遲時間，求出各觸發(fā)器間的路徑的路徑延遲的余裕；上述再布置單元將上述路徑延遲余裕大的上述路徑所含的上述晶體管，優(yōu)先布置在壓降值大的區(qū)域。
優(yōu)選上述壓降值信息制作單元還包括測試電路單元，用于檢測上述晶體管的故障處所；上述再布置單元根據(jù)有關上述壓降值的信息來改變上述測試電路的連接順序。


圖1是表示實施例1的半導體集成電路設計裝置100的構(gòu)成的方框圖。
圖2是實施例1的半導體集成電路器件設計方法的處理流程圖。
圖3是表示實施例1的半導體集成電路器件設計方法的壓降分布的矩陣值的例示圖。
圖4是實施例1的半導體集成電路器件設計方法的LSI芯片上的壓降分布圖像圖。
圖5是表示實施例2的半導體集成電路設計裝置100的構(gòu)成的方框圖。
圖6是實施例2的半導體集成電路器件設計方法的處理流程圖。
圖7是實施例3的半導體集成電路器件設計方法的處理流程圖。
圖8是表示實施例4的半導體集成電路設計裝置的構(gòu)成的方框圖。
圖9是實施例4的半導體集成電路器件設計方法的處理流程圖。
圖10是實施例4的半導體集成電路器件設計方法的處理流程圖。
圖11是實施例5的半導體集成電路器件設計方法的處理流程圖。
具體實施例方式
以下，參照

本發(fā)明的實施例。
(實施例1)圖1是表示實施例1的半導體集成電路設計裝置100的構(gòu)成的方框圖。半導體集成電路設計裝置100用金屬布線連接在硅晶片上構(gòu)成的晶體管的端子之間。在半導體集成電路設計裝置100中設有概略布置部2。概略布置部2輸入有關晶體管的信息，進行概略布置以使晶體管間連接的布線距離和布線電容最小。半導體集成電路設計裝置100具備壓降值信息生成部1。壓降值信息生成部1根據(jù)由概略布置部2進行的晶體管的概要布置來制作有關壓降值的信息。
壓降值信息生成部1具備概略布線部4。概略布線部4進行連接通過概略布置部2概略布置的晶體管間的概略布線。在壓降值信息生成部1中設有功耗計算部5。功耗計算部5根據(jù)概略布線部4進行的概略布線來估算布線電容，通過算出各晶體管的負載電容來計算功耗。壓降值信息生成部1具備電阻值抽取部6。電阻值抽取部6確定被布線了的電源/接地布線的電阻值。在壓降值信息生成部1中設有壓降值計算部7。壓降值計算部7根據(jù)所算出的功耗，計算電流源與被布線了的電源/接地布線的電阻值連接時來自電源供給源的壓降值。壓降值信息生成部1具備壓降分布制作部8。壓降分布制作部8根據(jù)所計算的壓降值來計算半導體集成電路器件的壓降分布。
半導體集成電路設計裝置100具備再布置部3。再布置部3根據(jù)有關由壓降值信息生成部1制作的壓降值的信息來進行晶體管的布置。
對如上構(gòu)成的半導體集成電路設計裝置100的動作進行說明。圖2是本發(fā)明的實施例1的半導體集成電路器件設計方法的處理流程圖。
在圖2中，首先輸入有關單元形狀的信息11、有關單元延遲的信息(有關單元工作功率的信息)12、以及有關單元連接的信息13等有關單元的信息，并進行概略布置處理以使單元間連接的布線距離和布線電容最小(步驟S101)。然后，進行連接被概略布置的單元間的概略布線處理(步驟S102)。這時，除信號布線以外還進行電源和接地的布線處理。
接著，根據(jù)概略布線處理的結(jié)果，根據(jù)作為布線長和物理參數(shù)14被保存的布線電容信息來估算布線電容，通過算出各單元的負載電容來計算功耗(步驟S103)。然后，使用層電阻等物理參數(shù)14中保存的信息來確定被布線了的電源/接點布線的電阻值(步驟S104)。并且，求出的電阻值是以與布線形狀的連接信息相對應的方式確定的。
接著，從算出的功耗值，作為被布線了的電源/接地布線的電阻值，計算來自電源供給源的壓降值(步驟S105)然后，從所計算的壓降值和單元的布置坐標信息，在LSI芯片上的被任意分割數(shù)分割的如圖3所示的矩陣數(shù)據(jù)庫中的各坐標所對應的場所，寫入壓降值(步驟S106)。
圖3是表示本發(fā)明實施例1的半導體集成電路器件設計方法的壓降分布的矩陣值的例示圖。在圖3中，數(shù)字表示壓降值，要配合布線電阻值和芯片的大小、單元的數(shù)量來表示壓降值，決定該矩陣的大小以便具有足夠的分辨率，由此可以有效地利用由該矩陣產(chǎn)生的壓降分布。用圖像圖表示這種壓降分布的矩陣值的變化的是圖4。
圖4是本發(fā)明實施例1的半導體集成電路器件設計方法的LSI芯片上的壓降分布圖像圖。在圖4中，粗實線表示電源布線31，描繪LSI芯片內(nèi)的等高線狀的形狀。
這與一般的等高線一樣，表示用線連結(jié)具有一定壓降值的部分的等電位線32，用灰度的協(xié)調(diào)顯示來表示用于示出在一定電壓范圍的區(qū)域的等電位線32之間的區(qū)域。然后，表示出壓降值隨著灰度的濃度變濃而變大。
接著，根據(jù)所制作的壓降分布，在任意的壓降值所推定的場所布置適當?shù)膯卧?步驟S107)。然后，進行連接單元端子間的布線處理(步驟S108)。
根據(jù)如上所述的本實施例1，在進行最終布置處理之前進行概略布置處理，并由此進行壓降值的預測，從而可以進行預測了單元(晶體管)工作性能下降的布置及布線處理，所以可以根據(jù)壓降的影響在以后進行平面布置圖的修正后減少反復步驟，能用更短的設計周期來開發(fā)LSI芯片。
(實施例2)圖5是表示實施例2的半導體集成電路設計裝置100A的構(gòu)成的方框圖。對與實施例1中參照圖1說明的上述半導體集成電路設計裝置100的構(gòu)成要素相同的構(gòu)成要素，附加同一參考符號。因此，省略這些構(gòu)成要素的詳細說明。
半導體集成電路設計裝置100A具備壓降值信息制作部1A。壓降值信息制作部1A具有路徑延遲算出部21。路徑延遲算出部21根據(jù)晶體管的概略布置和概略布線，算出觸發(fā)器間的路徑延遲。在壓降值信息制作部1A中設有路徑延遲余裕算出部22。路徑延遲余裕算出部對由路徑延遲算出部21算出的路徑延遲和制約延遲時間進行比較，求出各觸發(fā)器間路徑的路徑延遲余裕。
半導體集成電路設計裝置100A具備再布置部3A。再布置部3A將由路徑延遲余裕算出部22求出的路徑延遲余裕大的路徑所含的晶體管，優(yōu)先布置在壓降值大的區(qū)域。
對如上構(gòu)成的半導體集成電路設計裝置100A的動作進行說明。圖6是本發(fā)明實施例2的半導體集成電路器件設計方法的處理流程圖。在圖5的各步驟中，有關所進行的與實施例1一樣的處理的步驟，由于附帶與圖2相同的步驟序號所以省略詳細說明。
在圖6中，首先有關從步驟S101到步驟S106由于與實施例1的處理相同所以省略其說明。其次，在制作壓降分布圖之后(步驟S106)，讀出有關單元連接的信息13和作為設計條件的路徑延遲制約信息41，去除包含在有關單元連接的信息13中但在電路動作上沒有關系的路徑，提取剩下的路徑中所含的單元信息(步驟S401)，生成路徑內(nèi)單元清單(步驟S402)。
然后，從壓降分布圖以收斂至一定壓降值幅的方式來布置路徑內(nèi)單元清單中各路徑所含的單元(步驟S403)，進行連接單元端子間的布線處理(步驟S108)。
根據(jù)如上所述的實施例2，通過使各路徑為一定的壓降值而可以用一定的壓降值來計算路徑的延遲計算，進行靜態(tài)分析時也能高速地進行考慮到壓降值的延遲計算。
(實施例3)以下，參照

有關本發(fā)明的實施例3的半導體集成電路器件的設計方法。圖7是本發(fā)明實施例3的半導體集成電路器件設計方法的處理流程圖。有關圖7的各步驟中與實施例1同樣處理的步驟，由于附帶與圖2相同的步驟序號所以省略詳細說明。圖7所示的半導體集成電路器件的設計方法由參照圖5說明過的半導體集成電路設計裝置100A執(zhí)行。
在圖7中，首先由于步驟S101和步驟S102與實施例1的處理相同所以省略其說明。其次，在進行概略布線處理之后(步驟S102)，根據(jù)概略布線信息抽取布線電容和布線電阻，計算各觸發(fā)器間的路徑延遲(步驟S501)。
接著，讀入有關觸發(fā)器間路徑延遲的時序制約信息，與求出的路徑延遲時間進行比較，分析各路徑的時序余裕時間(步驟S502)。然后，按照該時序余裕時間小的順序分類(步驟S503)，制作路徑時序余裕度清單(步驟S504)。然后，從步驟S103到步驟S106進行與實施例1相同的處理，制作壓降分布圖。
制作壓降分布圖之后(步驟S106)，所制作的壓降分布圖中從壓降值小的區(qū)域開始按照順序，從處于所制作的路徑時序余裕度清單開頭的路徑開始按照順序布置(步驟S505)。在此，進行布置處理時，還需要考慮包含所布置的路徑開頭和最后的觸發(fā)器的其他路徑的布置，需要布置成所連接的路徑?jīng)]有大的間隔。
最后，通過進行所布置的單元的端子間的布線處理來結(jié)束設計(步驟S108)。
根據(jù)如上所述的實施例3，通過從路徑時序余裕小的路徑開始按照順序布置壓降小的區(qū)域來進行設計，以便能在作為LSI芯片工作時對于時序最嚴格的路徑，其壓降所引起的晶體管工作性能劣化最不易發(fā)生，可以防止由壓降引起的LSI的性能下降于未然。
(實施例4)圖8是表示實施例4的半導體集成電路設計裝置100B的構(gòu)成的方框圖。與實施例1中參照圖1說明過的半導體集成電路設計裝置100的構(gòu)成要素為同一構(gòu)成要素的附帶同一參考標號。因此，省略這些構(gòu)成要素的詳細說明。
半導體集成電路設計裝置100B具備壓降值信息制作部1B。壓降值信息制作部1B具有測試電路裝入部23。測試電路裝入部23是為了檢測晶體管的故障處所而設置的。半導體集成電路設計裝置100B具備再布置部3B。再布置部3B根據(jù)有關壓降值的信息來改變測試電路的連接順序。
對如上所述構(gòu)成的半導體集成電路設計裝置100B的動作進行說明。圖9和圖10是實施例4的半導體集成電路器件設計方法的處理流程圖。在圖9和圖10的各步驟中，對與實施例1進行相同處理的步驟，用與圖2相同的步驟序號表示，所以省略其詳細說明。
在圖9和圖10中，首先由于從步驟S101到步驟S106與實施例1所進行的處理相同，所以省略其說明。然后，在制作壓降分布圖之后(步驟S106)，讀入故障檢測用的檢測電路的測試用信號連接信息61。然后，根據(jù)該測試用信號連接信息61按照壓降分布圖進行布置處理，以便使接收測試用信號端的觸發(fā)器常時比接收端的單元的電位還低(步驟S601)。最后，進行各單元端子間的連接布線處理(步驟S108)。
通常，測試電路直接連接觸發(fā)器間或由比通常的邏輯電路短的路徑連接，與時鐘信號到達觸發(fā)器單元的延遲時間差(時鐘偏斜)相比，觸發(fā)器的數(shù)據(jù)信號保持時間制約和滿足觸發(fā)器間的測試用信號延遲時間的時間一方短時，容易引起保持錯誤問題，不能進行LSI芯片的故障診斷。但是，根據(jù)本實施例4，由于接收測試用信號端的單元的電壓值常比接收該信號端的單元的電壓值低，所以測試用信號的延遲時間變大，能避免保持錯誤于未然。
另外，圖9所示是在布置前考慮壓降分布和測試用信號連接信息61來進行布置處理，但也可以如圖10所示，在布置處理結(jié)束后，根據(jù)壓降分布和測試用信號連接信息61來改變測試用信號的連接順序，以便使信號發(fā)送端單元的電位比信號接收端單元的電位低(步驟S701)。
(實施例5)以下，參照附圖對有關本實施例5的半導體集成電路器件的設計方法進行說明。圖11是本發(fā)明實施例5的半導體集成電路器件設計方法的處理流程圖。在圖11的各步驟中，對有關與實施例1進行相同處理的步驟附帶與圖2相同的步驟序號，所以省略其詳細說明。
在圖11中，首先讀入同實施例1一樣的信息進行概略布置處理(步驟S101)。然后，在時鐘信號和復位信號等、單元連接信息之中，通過使用緩沖單元和偶數(shù)段的反向器單元，在樹上對1個單元驅(qū)動多個單元的扇出信號進行分割處理(時鐘樹綜合處理)(步驟S801)，直至所插入的單元的布置處理為止。
然后，從步驟S103到步驟S107與實施例1一樣制作壓降分布圖，根據(jù)該壓降分布圖順序執(zhí)行直至布置單元的處理為止。然后，考慮依存于壓降值的單元的驅(qū)動能力下降，來進行在步驟S801插入的時鐘樹的延遲計算處理(步驟S802)。
然后，算出布線電容和電阻值，它們用于配合從所計算的時鐘樹的信號源到觸發(fā)器等信號接收端為止的延遲時間(步驟S803)。然后，從時鐘樹的布線開始順序地布線以便變?yōu)樗愠龅牟季€電容和電阻值(步驟S804)。
根據(jù)如上所述的本實施例5，考慮由壓降引起的單元的工作速度降低來進行布線處理，以便使時鐘樹的偏斜變小，由此可以控制觸發(fā)器間路徑的信號路徑所含的單元工作速度的下降，而且可以抑制由時鐘偏斜引起的電路工作速度的下降。
根據(jù)如上所述的實施例1至實施例5的半導體集成電路器件的設計方法，在LSI的布局設計處理中進行最終布置和布線處理之前進行概略布置和概略布線，根據(jù)其結(jié)果預測最終的單元等的布置和布線處理后發(fā)生的壓降值，并據(jù)此進行布置和布線處理，通過仿真來處理LSI芯片的實際工作時的壓降所引起的各晶體管的性能下降，能提高良品率。
權利要求
1.一種半導體集成電路器件的設計方法，該半導體集成電路器件通過金屬布線來連接硅晶片上形成的晶體管的端子間，其特征在于，具有以下步驟第一步驟，輸入有關上述晶體管的信息，進行概略布置以使上述晶體管間連接的布線距離和布線電容最?。坏诙襟E，根據(jù)上述晶體管的概略布置來制作有關壓降值的信息；及第三步驟，根據(jù)有關上述壓降值的信息來進行上述晶體管的布置。
2.如權利要求1所述的半導體集成電路器件的設計方法，其特征在于，上述第二步驟包括以下步驟進行連接被概略布置的上述晶體管間的概略布線的步驟；根據(jù)上述概略布線估算布線電容，通過算出上述各晶體管的負載電容來計算功耗的步驟；確定被布線的電源/接地布線的電阻值的步驟；根據(jù)所算出的上述功耗，計算在電流源與被布線的電源/接地布線的上述電阻值連接的情況下的來自電源供給源的壓降值的步驟；及根據(jù)所計算的上述壓降值，求出上述半導體集成電路器件的壓降分布的步驟。
3.如權利要求2所述的半導體集成電路器件的設計方法，其特征在于，上述第三步驟包括根據(jù)上述壓降分布，在所設想的任意的壓降值的處所上布置適當?shù)纳鲜鼍w管的步驟。
4.如權利要求1所述的半導體集成電路器件的設計方法，其特征在于，上述第三步驟包括根據(jù)有關上述壓降值的信息，將上述半導體集成電路器件的觸發(fā)器間的路徑全體或源側(cè)和灌側(cè)的觸發(fā)器對，布置在壓降值差小的區(qū)域內(nèi)的步驟。
5.如權利要求1所述的半導體集成電路器件的設計方法，其特征在于，還包括如下步驟進行連接被概略布置的上述晶體管間的概略布線的步驟；根據(jù)上述晶體管的概略布置及概略布線，算出觸發(fā)器間的路徑延遲的步驟；及比較所算出的上述路徑延遲和制約延遲時間，求出各觸發(fā)器間的路徑的路徑延遲的余裕的步驟；上述第三步驟包括將上述路徑延遲余裕大的上述路徑所含的上述晶體管，優(yōu)先布置在壓降值大的區(qū)域的步驟。
6.如權利要求1所述的半導體集成電路器件的設計方法，其特征在于，還包括裝入用于檢測上述晶體管的故障處所的測試電路的步驟；上述第三步驟包括根據(jù)有關上述壓降值的信息來改變上述測試電路的連接順序的步驟。
7.如權利要求1所述的半導體集成電路器件的設計方法，其特征在于，在上述第二步驟中，還包括將供給觸發(fā)器電路的供給信號中的多扇出信號在樹上進行分割樹的步驟；在上述第三步驟中，還包括以下步驟根據(jù)有關上述壓降值的信息，將屬于上述樹的上述晶體管的驅(qū)動能力作為延遲時間算出的步驟；算出電阻值和電容值，以使從信號源到信號接收端為止的延遲時間與作為屬于上述樹的上述晶體管的驅(qū)動能力被算出的上述延遲時間一致的步驟；及在上述信號源與屬于上述樹的上述晶體管之間、及上述信號源與上述信號接收端之間布線，以便變?yōu)樗愠龅纳鲜鲭娮柚岛蜕鲜鲭娙葜档牟襟E。
8.一種半導體集成電路器件的設計裝置，該半導體集成電路器件通過金屬布線來連接硅晶片上形成的晶體管的端子間，其特征在于，具有概略布置單元，輸入有關上述晶體管的信息，進行概略布置以使上述晶體管間連接的布線距離和布線電容最?。粔航抵敌畔⒅谱鲉卧?，根據(jù)上述晶體管的概略布置來制作有關壓降值的信息；及再布置單元，根據(jù)有關上述壓降值的信息來進行上述晶體管的布置。
9.如權利要求8所述的半導體集成電路器件的設計裝置，其特征在于，上述壓降值信息制作單元包括概略布線單元，進行連接被概略布置的上述晶體管間的概略布線；功耗計算單元，根據(jù)上述概略布線估算布線電容，通過算出上述各晶體管的負載電容來計算功耗；電阻值抽取單元，確定被布線的電源/接地布線的電阻值；壓降值計算單元，根據(jù)所算出的上述功耗，計算在電流源與被布線的電源/接地布線的上述電阻值連接的情況下的來自電源的壓降值；及壓降分布制作單元，根據(jù)所計算的上述壓降值，求出上述半導體集成電路器件的壓降分布。
10.如權利要求9所述的半導體集成電路器件的設計裝置，其特征在于，上述再布置單元，根據(jù)上述壓降分布在所設想的任意的壓降值的處所上布置適當?shù)纳鲜鼍w管。
11.如權利要求9所述的半導體集成電路器件的設計裝置，其特征在于，上述再布置單元，根據(jù)有關上述壓降值的信息，將上述半導體集成電路器件的觸發(fā)器間的路徑全體或源側(cè)和灌側(cè)的觸發(fā)器對，布置在壓降值差小的區(qū)域內(nèi)。
12.如權利要求9所述的半導體集成電路器件的設計裝置，其特征在于，上述壓降值信息制作單元還包括路徑延遲算出單元，根據(jù)上述晶體管的概略布置及概略布線，算出觸發(fā)器間的路徑延遲；及路徑延遲余裕算出單元，比較所算出的上述路徑延遲和制約延遲時間，求出各觸發(fā)器間的路徑的路徑延遲的余裕；上述再布置單元，將上述路徑延遲余裕大的上述路徑所含的上述晶體管，優(yōu)先布置在壓降值大的區(qū)域。
13.如權利要求9所述的半導體集成電路器件的設計裝置，其特征在于，上述壓降值信息制作單元還包括測試電路單元，用于檢測上述晶體管的故障處所；上述再布置單元根據(jù)有關上述壓降值的信息來改變上述測試電路的連接順序。
全文摘要
本發(fā)明提供一種半導體集成電路器件的設計方法，該半導體集成電路器件通過金屬布線來連接硅晶片上形成的晶體管的端子間，其特征在于，具有以下步驟第一步驟，輸入有關上述晶體管的信息，進行概略布置以使上述晶體管間連接的布線距離和布線電容最?。坏诙襟E，根據(jù)上述晶體管的概略布置來制作有關壓降值的信息；及第三步驟，根據(jù)有關上述壓降值的信息來進行上述晶體管的布置。
文檔編號G06F17/50GK1474448SQ03127819
公開日2004年2月11日 申請日期2003年8月11日 優(yōu)先權日2002年8月9日
發(fā)明者佐藤和弘, 巖西信房, 石橋典子, 子, 房 申請人:松下電器產(chǎn)業(yè)株式會社