專利名稱：在小間距器件制造中減少分層的方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及集成電路，并且更具體涉及具有小于光刻分辨率極限的間距的集
成電路的制造。
背景技術(shù)：
集成電路尺寸的減小需要減小光刻分辨率極限。 一般說來，集成電路的最小間距 不能小于光刻分辨率極限。然而，也有例外。通過采用某種技術(shù)，可能將集成電路的間距減 小到光刻分辨率極限以下，盡管這種技術(shù)通常需要更多的工藝步驟。 附圖1到3示出傳統(tǒng)工藝中實(shí)現(xiàn)低于光刻極限的間距的中間步驟的剖面圖。參照 附圖1 ，提供硅襯底10，在隨后的工藝步驟中，刻蝕所述硅襯底10以形成圖形，例如鰭片。所 述鰭片的形成需要用于光刻目的的覆蓋層的幫助。所述覆蓋層包括第一灰化可去除電介質(zhì) (ARD)12，氮氧化硅14，第二ARD16，氮氧化硅18，和光刻膠20。構(gòu)圖光刻膠20。
參照附圖2，通過干刻蝕將光刻膠20的圖形轉(zhuǎn)移到下氮氧化硅18和第二 ARD16 上。典型地，氮氧化硅18具有留在第二ARD16上的剩余部分。接著，如附圖3所示，使用等 離子增強(qiáng)型化學(xué)氣相沉積(PECVD)形成間隔層(spacerlayer) 22。在大間距技術(shù)時代，例 如，大于約50nm，間隔層22是相對保形的。然而，對于使用50nm及以下技術(shù)來形成的集成 電路，該方法不再適用。原因是PECVD對表面條件敏感。因此，所得到的間隔層22是高度 不保形的，并且對于低于50nm的技術(shù)，這樣的不一致性變得過于顯著。應(yīng)當(dāng)注意間隔層22 的帽蓋部分的厚度顯著地大于在第二 ARD16側(cè)壁上的間隔層22的側(cè)壁部分的厚度。在隨 后的步驟中，需要從間隔層22的所述側(cè)壁部分之間移除第二 ARD16。因此，間隔層22的帽 蓋部分增加的厚度對隨后的工藝步驟產(chǎn)生了不利影響。 另一方面，用于形成保形膜的沉積方法，例如原子層沉積(ALD)，不能用于解決上 述問題。已經(jīng)發(fā)現(xiàn)當(dāng)ALD用于形成間隔層22時，如附圖2所示第二ARD16脫落。因此，需 要新方法來解決上述問題。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，一種形成集成電路結(jié)構(gòu)的方法包括提供襯底；在所述 襯底上形成第一硬掩膜層；在所述第一硬掩膜層上形成第二硬掩膜層；構(gòu)圖所述第二硬掩 膜層以形成硬掩膜；以及在構(gòu)圖所述第二硬掩膜層之后，烘焙所述襯底、所述第一硬掩膜 層、和所述硬掩膜。在所述烘焙步驟之后，形成間隔層，其包括在所述硬掩膜頂部上的第一 部分，以及在所述硬掩膜相對的側(cè)壁上的第二部分和第三部分。所述方法還包括在包括未 移除的剩余部分所述第二部分和所述第三部分的情況下，移除所述間隔層的第一部分；移 除所述硬掩膜；以及用所述間隔層的第二部分和第三部分作為掩膜來構(gòu)圖所述第一硬掩膜 層。 根據(jù)本發(fā)明的另一個方面，一種形成集成電路結(jié)構(gòu)的方法包括提供半導(dǎo)體襯底； 在所述半導(dǎo)體襯底上形成第一硬掩膜層；在所述第一硬掩膜層上形成氧化層；在所述氧化
4層上形成第二硬掩膜層；構(gòu)圖所述第二硬掩膜層以形成相互臨近的第一硬掩膜和第二硬掩 膜；在構(gòu)圖第二硬掩膜層步驟之后，在第一溫度下，烘焙所述襯底、所述第一硬掩膜層、所述 第一硬掩膜和所述第二硬掩膜；以及在烘焙步驟之后，在不低于所述第一溫度的第二溫度 下形成間隔層。所述間隔層包括在所述第一硬掩膜的相對的側(cè)壁上的第一部分和第二部 分、以及在所述第二硬掩膜的相對的側(cè)壁上的第三部分和第四部分。所述第二部分和所述 第三部分相面對且在空間上相互分離。所述方法還包括從所述間隔層的第二部分和第二部 分之間移除所述第一硬掩膜，并且同時從所述間隔層的第三部分和第四部分之間移除所述 第二硬掩膜；以及使用所述間隔層的第一部分、第二部分、第三部分和第四部分作為掩膜來 構(gòu)圖所述第一硬掩膜層。 還根據(jù)本發(fā)明的另一個方面，一種形成集成電路結(jié)構(gòu)的方法包括提供襯底；在 所述襯底上形成第一硬掩膜層；鄰接并在所述第一硬掩膜層上形成粘附層；鄰接并在所述 粘附層上形成氧化層，其中所述氧化層具有比所述粘附層低的硅原子百分比；在所述氧化 層上形成第二硬掩膜層；構(gòu)圖所述第二硬掩膜層以形成硬掩膜；形成間隔層，其中所述間 隔層包括在所述硬掩膜的相對的側(cè)壁上的第一部分和第二部分；從所述間隔層的第一部分 和第二部分之間移除所述硬掩膜；以及使用所述間隔層的第一部分和第二部分作為掩膜來 構(gòu)圖所述第一硬掩膜層。 通過執(zhí)行本發(fā)明的實(shí)施例，解決了所述分層問題，因此可形成具有更小間距的部 件特征。


為了更徹底的理解本發(fā)明及其優(yōu)點(diǎn)，現(xiàn)在結(jié)合附圖參照下文進(jìn)行說明，其中 附圖1至3示出了傳統(tǒng)工藝中實(shí)現(xiàn)低于光刻極限間距的中間步驟的剖面圖。
附圖4至11示出了本發(fā)明的實(shí)施例的制造中的中間步驟的剖面圖；禾口
附圖12至14示出了本發(fā)明一可選的實(shí)施例的制造中的中間步驟的剖面具體實(shí)施例方式
下面詳細(xì)論述當(dāng)前優(yōu)選實(shí)施例的制作和使用。然而，應(yīng)當(dāng)理解本發(fā)明提供很多能 夠廣泛實(shí)施的可應(yīng)用的發(fā)明概念。所論述的具體實(shí)施例僅僅是說明制作和使用本發(fā)明的特 定方式，并不限定本發(fā)明的范圍。 本發(fā)明提供了一種在集成電路中形成低于光刻極限的圖案的新方法。舉例說明了 制造本發(fā)明優(yōu)選實(shí)施例的中間步驟。而后論述了所述優(yōu)選實(shí)施例的變形。在本發(fā)明的所有 的各種視圖和示例性實(shí)施例中，使用相同的參考數(shù)字標(biāo)志相同的元件。 附圖4示出了包括襯底30和覆蓋層的結(jié)構(gòu)。通?？梢允褂冒雽?dǎo)體材料如硅、硅 鍺或者類似材料等來形成襯底30，且可以是體材料(bulk)襯底或絕緣體上硅(SOI)襯底。 在襯底30上形成硬掩膜32。優(yōu)選地，硬掩膜32包含灰化可移除電介質(zhì)(ARD)材料，并因 此在下文中稱為ARD32，盡管其也可以使用其它材料形成。在一實(shí)施例中，ARD32包括由 例如非晶硅形成的光吸收層32"以及具有與抗反射涂層(ARC)相似能的相移層322。相應(yīng) 地，相移層322有時也稱為電介質(zhì)ARC，或者DARC。有利地，ARD32不僅滿足硬掩膜層對選 擇性的要求，而且滿足與光刻相關(guān)的要求，如對在光刻步驟中所使用的光的反射率的要求
5等。另外，可以通過等離子灰化來移除ARD32，因此(ARD32)可以被移除以形成具有高縱橫 比(aspects ratios)的間隙。 等離子體增強(qiáng)(PE)氧化物34，其可以是使用等離子體增強(qiáng)化學(xué)氣相沉積(PECVD) 形成并可鄰接在ARD32上的氧化硅。在PE氧化物34上形成氮氧化硅層36。 PE氧化物34 和氮氧化硅層36都是用于光刻的目的，例如，用于降低在對上覆的光刻膠進(jìn)行曝光中使用 的黃光的反射。應(yīng)當(dāng)理解層34和/或?qū)?6也可以由其它材料形成。
在氮氧化硅層36上形成ARD38，氮氧化硅層40，和底部抗反射涂層(BARC)42。 ARD38可以由與ARD32相同的材料形成，并可能具有相同的結(jié)構(gòu)。相應(yīng)地，ARD38也可以包 括光吸收層38"和相移層382。本領(lǐng)域技術(shù)人員會認(rèn)識到可以用其它材料和結(jié)構(gòu)代替層38， 40，和42，以及層的數(shù)量也可以與附圖4中所示的不同。在BARC42上形成和構(gòu)圖光刻膠44。 優(yōu)選地，正如在隨后的段落中將詳細(xì)論述的，層38，40，42，和44是用于形成具有小間距的 圖形的，所述小間距可能小于用于形成集成電路的光刻工藝所允許的最小間距，以及使用 層32，34，和36將小間距轉(zhuǎn)移至襯底30。 接下來，刻蝕BARC42，氮氧化硅層40和ARD38，例如，使用等離子體輔助干法刻蝕， 隨后是移除光刻膠44和BARC42。在附圖5中示出了所得到的結(jié)構(gòu)。于是形成ARD條46。 在所得到的結(jié)構(gòu)中，氮氧化硅層40的剩余物可能留在ARD條46上面。
如箭頭48標(biāo)記的，附圖6示出了對附圖5中所示結(jié)構(gòu)的烘焙。需要仔細(xì)地控制烘 焙溫度，以達(dá)到理想的效果。所述烘焙溫度不宜過低，使得ARD 32以理想的速率脫氣。另 一方面，所述烘焙溫度不宜過高，使得從ARD 32脫氣的速率不能過高以至于在ARD32和PE 氧化物34之間的接觸面引起能量積聚，所述能量積聚可引起PE氧化物34從ARD32分層。 隨著控制的溫度，所述脫氣以可控制的方式發(fā)生在所述烘焙步驟中，否則所述脫氣將會在 隨后間隔層50 (參照附圖7)的沉積中發(fā)生，于是逐漸釋放否則將會在隨后的沉積中快速積 聚的能量。因此所述烘焙溫度等于或者略低于(例如，不超過約l(TC )附圖7中所示的沉 積步驟所采用的溫度。在一示例性實(shí)施例中，所述烘焙溫度在約55(TC到約90(TC之間，更 優(yōu)選地為約570°C。所述烘焙持續(xù)時間可為約1小時。在優(yōu)選的實(shí)施例中，在和如附圖7中 所示的隨后的沉積步驟中相同的腔(chamber)中的原位執(zhí)行所述烘焙，盡管其也可以在不 同的腔或者在爐中執(zhí)行。 接下來，如附圖7所示，使用保形沉積法沉積間隔層50。在優(yōu)選的實(shí)施例中，使用 可形成高質(zhì)量薄膜(在低刻蝕速率情況下)的原子層沉積(ALD)法沉積間隔層50。與表 面條件無關(guān)，保形性(conformity)可達(dá)約100%。在一示例性實(shí)施例中，在約56(TC到約 90(TC之間執(zhí)行所述ALD。當(dāng)間距P1小于約50nm時，形成高保形(conformity)薄膜需要如 此高的溫度。然而，如此高的溫度也會引起ARD32的脫氣。有利地，在沉積間隔層50之前， 隨著所述烘焙步驟的執(zhí)行，由于控制脫氣和逐漸釋放能量消除了在ARD32和覆蓋PE氧化物 34之間可能發(fā)生的分層?？梢允褂枚燃坠柰?DCS)和氨水作為前體執(zhí)行所述ALD，所得 到的間隔層50包括富硅氮化物。在可選實(shí)施例中，可執(zhí)行低壓化學(xué)氣相沉積(LPVCD)等其 它保形沉積方法。在示例性實(shí)施例中，LPVCD的溫度在約56(TC到約90(TC之間，盡管其也 可以更低，例如與約30(TC—樣低。間隔層50的厚度T優(yōu)選地小于ARD條46間距Pl的一 半，且更優(yōu)選地小于ARD條46間距Pl的約三分之一。 在附圖8中，例如，使用干刻蝕法，刻蝕間隔層50 ，由此移除間隔層50的覆蓋(over)在氮氧化硅層36正上方的部分，于是曝光氮氧化硅層36。另外，至少部分地移除間 隔層50的蓋部分。 接下來，使用例如，干刻蝕移除氮氧化硅層40的剩余部分。然后使用例如，等離子 體輔助灰化移除ARD條46。所得到的結(jié)構(gòu)在附圖9中示出。間隔層50的剩余部分在隨后 的光刻過程中用作掩膜，并被稱為間隔52。應(yīng)注意到間隔52的間距P2小于間距Pl。通過 調(diào)整間隔層50的厚度Tl和ARD條46的厚度T2，間距P2可調(diào)整到約為間距pl的一半。在 這種情況下，間距Pl (其也是ARD條46之間的間距)已經(jīng)是接近現(xiàn)在光刻技術(shù)所允許的最 小間距，間距p2將會比所述最小間距更小。 附圖10示出了將間隔52的圖形轉(zhuǎn)移到ARD32，其包含各種刻蝕步驟。于是形成 了 ARD條56，其是ARD32的剩余部分。接下來，如附圖11中所示，ARD條56，和可能由間隔 52的覆蓋剩余圖形作為刻蝕襯底30的硬掩膜。結(jié)果，形成鰭片58。接下來，使用例如灰化 移除ARD條56的剩余部分，以及如果在這個階段有任何剩余物，則移除覆蓋材料，留下鰭片 58。有利地，如附圖7中所示的，鰭片58具有比光刻技術(shù)所允許的最小間距pl更小的間距。 而后用鰭片58形成例如，具有橫跨超過一個鰭片58的FinFET(未示出)的柵電極的雙柵 場效應(yīng)晶體管(FinFET)。相應(yīng)地，作為多個(multiple)小鰭片的結(jié)果，所得到的FinFET的 驅(qū)動電流隨著溝道寬度的增加而增加。 附圖12到14示出了本發(fā)明的一個可選實(shí)施例。參照附圖12，提供初始結(jié)構(gòu)。除 了在ARD32和PE氧化物34之間插入一個或多個粘附層60以外，所述初始結(jié)構(gòu)與附圖4中 所示的結(jié)構(gòu)相同。粘附層60鄰接ARD32。本發(fā)明的發(fā)明人所執(zhí)行的實(shí)驗已經(jīng)顯示PE氧化 物34和ARD32的粘著性較差，因此易于出現(xiàn)由從ARD32脫氣導(dǎo)致的能量積聚引起的分層。 粘附層60與ARD32可靠的粘結(jié)，且也與PE氧化物34良好的粘著。因此，消除了否則將會 在層32和34之間發(fā)生的分層。 優(yōu)選地，粘附層60具有適合光刻工藝的好的光反射和吸收特性。在優(yōu)選實(shí)施例 中，粘附層60由富硅材料形成，例如氮氧化硅，氮化硅，富硅氧化物或者它們的組合，所述 富硅材料中的硅原子百分比大于可為氧化硅的層34中的硅原子百分比。粘附層60也可包 括與層32和34都良好粘著的多個層。 附圖13到14示出了隨后的工藝步驟。附圖13所示的步驟本質(zhì)上與附圖5中示出 的相同。在實(shí)施例中，在構(gòu)圖ARD38和形成間隔層50的步驟之間不執(zhí)行烘焙。在可選實(shí)施 例中，可在本質(zhì)上與上述段落中論述的相同條件下執(zhí)行烘焙。在附圖14中，形成間隔層50。 優(yōu)選地，在該例中，代替執(zhí)行所述烘焙，可在在約56(TC到約90(TC之間的溫度下執(zhí)行LPVCD 形成粘附層60，雖然其也可在30(TC—樣低或者甚至更低的溫度下執(zhí)行。可選地，可使用本 質(zhì)上與上述實(shí)施例中論述的相同條件執(zhí)行ALD。隨后的工藝步驟與附圖8到11中示出的本 質(zhì)上相同，因此這里不再重復(fù)。 應(yīng)當(dāng)注意，盡管在上述段落中所論述的實(shí)施例提供了半導(dǎo)體鰭片的形成工藝步 驟，但是也可將相同的方法用于形成除了半導(dǎo)體鰭片之外的其它小間距特征，其中所述小 間距特征可小于由各自光刻工藝所允許的最小間距。 在本發(fā)明的實(shí)施例中，有利地，基本上消除了在ARD32和覆蓋材料之間分層的發(fā) 生。結(jié)果，形成了具有很小間距和很小尺寸(dimensions)的特征。例如，在這種情況下， 由各自光刻工藝所允許的最小間距為約28nm，如附圖11中示出的鰭片58的寬度W可與約10nm —樣小。 盡管已經(jīng)詳細(xì)描述了本發(fā)明和其優(yōu)點(diǎn)，但是應(yīng)當(dāng)理解，在不脫離由所付的權(quán)利要 求所限定的本發(fā)明的精神和范圍的情況下，這里能夠?qū)Ρ景l(fā)明做出各種變化，置換和修改。 而且，本發(fā)明的范圍不僅限于在說明書中描述的工藝，機(jī)械裝置，制造，和物質(zhì)的組成，手 段，方法和步驟。本領(lǐng)域技術(shù)人員根據(jù)本發(fā)明易于從本發(fā)明所公開的內(nèi)容領(lǐng)會到，可以利用 與這里所描述的相應(yīng)實(shí)施例執(zhí)行基本相同的功能或者達(dá)到基本相同的結(jié)果的、現(xiàn)存的或以 后發(fā)展的工藝，機(jī)械裝置，物質(zhì)的組成，手段，方法，或步驟。相應(yīng)地，所附權(quán)利要求意圖在其 范圍內(nèi)包括這樣的工藝，機(jī)械裝置，制造，物質(zhì)的組成，手段，方法，或者步驟。
權(quán)利要求
一種形成集成電路結(jié)構(gòu)的方法，所述方法包括提供襯底；在所述襯底上形成第一硬掩膜層；在所述第一硬掩膜層上形成第二硬掩膜層；構(gòu)圖所述第二硬掩膜層以形成硬掩膜；在構(gòu)圖第二硬掩膜層步驟之后，烘焙所述襯底、所述第一硬掩膜層和所述硬掩膜；在所述烘焙步驟之后，形成包含在所述硬掩膜頂部上的第一部分、和在所述硬掩膜的相對的側(cè)壁上的第二部分和第三部分的間隔層；移除所述間隔層的所述第一部分；在所述間隔層的所述第二部分和第三部分包含未移除的剩余部分的情況下，移除所述硬掩膜；和使用所述間隔層的所述第二部分和所述第三部分作為掩膜來構(gòu)圖所所述第一硬掩膜層。
2. 根據(jù)權(quán)利要求1的方法，其特征在于在構(gòu)圖第一硬掩膜層之后，所述第一硬掩膜層 的剩余部分包含在所述間隔層的所述第二部分下面的第一硬掩膜和在所述間隔層的所述 第三部分下面的第二硬掩膜層，所述方法還包括用所述第一硬掩膜和所述第二硬掩膜刻蝕所述襯底以形成在所述第一硬掩膜下面的 第一鰭片和在所述第二硬掩膜下面的第二鰭片。
3. 根據(jù)權(quán)利要求l的方法，其特征在于所述間隔層的所述第二部分和所述第三部分之 間的間距小于用于構(gòu)圖所述第一硬掩膜層和所述第二硬掩膜層的光刻工藝所允許的最小 間距；在第一溫度下執(zhí)行所述形成所述間隔層的步驟，其中在低于所述第一溫度的第二溫 度下執(zhí)行烘焙步驟；所述第二溫度比所述第一溫度低小于約10°C。
4. 根據(jù)權(quán)利要求1的方法，其特征在于在高于約55(TC的第一溫度下用原子層沉積執(zhí) 行形成所述間隔層的步驟，其中在基本上等于所述第一溫度的第二溫度下執(zhí)行所述烘焙步 驟；或者，用低壓化學(xué)氣相沉積形成所述間隔層。
5. 根據(jù)權(quán)利要求1的方法，其中還包含在所述第一硬掩膜層和所述第二硬掩膜層之間形成氧化物層；禾口在所述氧化物層和所述第一硬掩膜層之間形成粘附層，其中所述粘附層鄰接所述第一 硬掩膜層，并且具有比所述氧化物層更大的硅原子百分比。
6. 根據(jù)權(quán)利要求1的方法，其特征在于所述第一硬掩膜層和所述第二硬掩膜層由灰化 可移除電介質(zhì)(ARDs)形成。
7. —種形成集成電路結(jié)構(gòu)的方法，所述方法包含 提供半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成第一硬掩膜層； 在所述第一硬掩膜層上形成氧化物層； 在所述氧化物層上形成第二硬掩膜層；構(gòu)圖所述第二硬掩膜層以形成相互臨近的第一硬掩膜和第二硬掩膜； 在所述構(gòu)圖所述第二硬掩膜層步驟之后，在第一溫度下烘焙所述半導(dǎo)體襯底、所述第 一硬掩膜層、所述第一硬掩膜和所述第二硬掩膜；在所述烘焙步驟之后，在不低于所述第一溫度的第二溫度下形成間隔層，其中所述間 隔層包含在所述第一硬掩膜的相對的側(cè)壁上的第一部分和第二部分、和在所述第二硬掩膜 的相對的側(cè)壁上的第三部分和第四部分，其中所述第二部分和所述第三部分相面對且在空 間上相分離；從所述間隔層的所述第一部分和第二部分之間移除所述第一硬掩膜；并同時從所述間 隔層的所述第三部分和第四部分之間移除所述第二硬掩膜；禾口用所述間隔層的所述第一部分、所述第二部分、所述第三部分、和所述第四部分作為掩 膜來構(gòu)圖所述第一硬掩膜層。
8. 根據(jù)權(quán)利要求7的方法，其特征在于所述第二溫度基本等于所述第一溫度。
9. 根據(jù)權(quán)利要求7的方法，其特征在于每個所述第一硬掩膜層和所述第二硬掩膜層包 含在非晶硅層上的電介質(zhì)抗反射涂層(ARC)。
10. 根據(jù)權(quán)利要求7的方法，其特征在于在構(gòu)圖所述第一硬掩膜層之后，用所述第一硬 掩膜層的剩余部分作為掩膜刻蝕所述半導(dǎo)體襯底。
11. 根據(jù)權(quán)利要求7的方法，其特征在于所述氧化物層包含氧化硅，且其中所述方法還包含在所述氧化物層和所述第一硬掩膜層之間形成粘附層，其中所述粘附層鄰接于所述第 一硬掩膜層，且具有比所述氧化物層大的硅原子百分比。
12. —種形成集成電路結(jié)構(gòu)的方法，所述方法包含 提供襯底；在所述襯底上形成第一硬掩膜層； 鄰接并在所述第一硬掩膜層上形成粘附層；鄰接并在所述粘附層上形成氧化物層，其中所述氧化物層具有比所述粘附層低的硅原 子百分比；在所述氧化物層上形成第二硬掩膜層； 構(gòu)圖所述第二硬掩膜層以形成硬掩膜；形成間隔層，其中所述間隔層包含在所述硬掩膜的相對的側(cè)壁上的第一部分和第二部分；從所述間隔層的所述第一部分和所述第二部分之間移除所述硬掩膜； 用所述間隔層的所述第一部分和所述第二部分作為掩膜來構(gòu)圖所述第一硬掩膜層。
13. 根據(jù)權(quán)利要求12的方法，其特征在于所述氧化物層包含氧化硅，且其中所述粘附 層包含選自主要包含氮氧化硅、氮化硅、富硅氧化物和它們的組合的組中的材料。
14. 根據(jù)權(quán)利要求12的方法，其特征在于用低壓化學(xué)氣相沉積執(zhí)行所述形成所述間隔 層的步驟。
15. 根據(jù)權(quán)利要求12的方法，其中還包括在構(gòu)圖所述第二硬掩膜層的步驟和形成所述 間隔層的步驟之間的烘焙步驟；其中在低于用于執(zhí)行所述形成間隔層的步驟的第二溫度的 第一溫度下執(zhí)行所述烘焙步驟。
全文摘要
本發(fā)明公開了一種在小間距器件制造中減少分層的方法。一種形成集成電路結(jié)構(gòu)的方法，包括提供襯底；在所述襯底上形成第一硬掩膜層；在所述第一硬掩膜層上形成第二硬掩膜層；構(gòu)圖所述第二硬掩膜層以形成硬掩膜；以及，在構(gòu)圖第二硬掩膜層之后，烘焙所述襯底、所述第一硬掩膜層和所述硬掩膜。在所述烘焙步驟之后，形成間隔層，它包括在所述硬掩膜頂部上的第一部分，和在所述硬掩膜的相對的側(cè)壁上的第二部分和第三部分。所述方法還包括移除所述間隔層的所述第一部分；移除所述硬掩膜；以及使用所述間隔層的所述第二部分和所述第三部分作為掩膜來構(gòu)圖所述第一硬掩膜層。
文檔編號H01L21/306GK101752303SQ20091013662
公開日2010年6月23日 申請日期2009年5月8日 優(yōu)先權(quán)日2008年12月1日
發(fā)明者吳政達(dá), 蔡正原, 賴志育, 陳能國 申請人:臺灣積體電路制造股份有限公司