專利名稱：串?dāng)_分析方法、利用串?dāng)_的電子線路裝置的設(shè)計和制造方法、以及用于該目的的電子電路 ...的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路裝置、及將其裝配于印刷電路板上的電子電路裝置的多個鄰接配線間的串?dāng)_分析方法、延遲時間計算方法以及利用該方法的電子電路裝置的設(shè)計和制造方法等。
背景技術(shù)：
迄今為止，在實現(xiàn)邏輯電路時，采用在將稱為電路元或電路塊(也稱為電路單元)的具有一定邏輯功能的大小電子電路配置于半導(dǎo)體集成電路芯片上或組件內(nèi)或基板上之后，利用金屬配線將各電路元或電路塊的輸入輸出端子進(jìn)行連線的方法。
如果可將作為設(shè)計對象的半導(dǎo)體集成電路芯片、組件模塊、基板上系統(tǒng)以更小的面積實現(xiàn)，在經(jīng)濟(jì)上有利，所以希望上述電路元或電路塊及配線的集成密度或裝配密度盡可能加大。因此，在半導(dǎo)體集成電路中開展加工技術(shù)微細(xì)化，并且在裝配技術(shù)中開展組件內(nèi)裝配及基板裝配的高密度化?？墒牵捎谠诤苄^(qū)域內(nèi)容納多個元件及配線，產(chǎn)生了各種問題。問題之一是信號串?dāng)_的問題。
所謂的信號串?dāng)_，就是在多個配線配置于物理上接近的位置時在配線之間產(chǎn)生的信號干涉。一般，集成電路及系統(tǒng)設(shè)計成為可以按照規(guī)格給出的目標(biāo)頻率動作，電路應(yīng)該處理的功能在規(guī)定的延遲時間內(nèi)結(jié)束。
此時，如不考慮上述串?dāng)_進(jìn)行設(shè)計，因為忽略了信號干涉的影響產(chǎn)生的延遲時間的變化，會導(dǎo)致半導(dǎo)體集成電路芯片及系統(tǒng)不以目標(biāo)頻率動作的情況。為避免這種事態(tài)，需要一種精度高的串?dāng)_劣化延遲時間分析方法。
關(guān)于這種串?dāng)_分析方法，公開在日本特開平7-98727、特開平11-40677及特開平11-154709中。
上述的現(xiàn)有技術(shù)，作為串?dāng)_分析方法是有效的，但由于是以限制條件為基礎(chǔ)，在應(yīng)用于上述的微細(xì)且大規(guī)模電子電路裝置的實際設(shè)計有各種制約，應(yīng)用于實際的復(fù)雜電子電路裝置的設(shè)計有困難。
例如，對于鄰接配線的信號躍變時刻有制約，可以舉出的例子有關(guān)注配線中的信號到達(dá)時刻和鄰接配線中的信號到達(dá)時刻的組合對延遲時間影響很大。另外，作為其他的制約，還可以舉出各配線的信號到達(dá)時刻隨其輸入模式動態(tài)地改變，特別是在存在多個鄰接配線的高速且大規(guī)模電子電路裝置中的串?dāng)_引起的延遲時間難以高精度高效率地計算。本發(fā)明的目的在于為解決這一課題提供一種新的串?dāng)_分析方法，從而可以以更高的速度更現(xiàn)實而且效率更好地設(shè)計制造大規(guī)模電子電路裝置。
更具體說來，本發(fā)明的目的在于提供一種以有多個配線相對一個關(guān)注配線鄰接配置的電子電路裝置為對象，對這些多個鄰接配線對關(guān)注配線的串?dāng)_導(dǎo)致的復(fù)雜的延遲時間劣化進(jìn)行高精度高效率計算的方法。

發(fā)明內(nèi)容
如上所述，串?dāng)_分析方法中的困難在于由于信號到達(dá)時刻導(dǎo)致的其影響的改變。
在這方面，本發(fā)明人等在Proceedings of IEEE InternationalASIC/SOC Conference 1999，p9-13“Cross-talk Delay Analysis usingRelative Window Method”(下面稱其為RWM或參考文獻(xiàn)1)中提出一種解決這種制約的新的分析方法。
即，如圖1所示，作為進(jìn)行延遲時間分析的對象的配線3(以下稱其為關(guān)注配線或受害配線)的信號到達(dá)時刻(以下稱其為VSAT受害信號到達(dá)時刻)和給予該干涉的配線4(以下稱其為ASAT鄰接配線或攻擊配線)的信號到達(dá)時刻(ASAT攻擊信號到達(dá)時刻)的定時的不同可導(dǎo)致延遲時間的種種變化，會造成延遲時間劣化(下面將其大小稱為延遲時間劣化值)。
另外，此處，如圖1的左側(cè)所示，特意處理到達(dá)配線節(jié)點的信號是相互異相的關(guān)系的場合。如兩信號為同相關(guān)系，基本考慮方法也相同，但同相的場合比異相的場合延遲時間小。
在此參考文獻(xiàn)1中，為處理信號到達(dá)時刻產(chǎn)生的影響，利用以VSAT為基準(zhǔn)對ASAT進(jìn)行相對計算的信號到達(dá)時刻(以下稱其為RSAT相對信號到達(dá)時刻)。此處，如圖2所示，對相對信號到達(dá)時刻RSAT作為橫軸的延遲時間劣化值的曲線或圖表，預(yù)先通過驅(qū)動受害配線和攻擊配線的驅(qū)動電路(例如，NAND門的輸出驅(qū)動電路)的各個組合進(jìn)行研究，對實際產(chǎn)生的各個實例引用此曲線或圖表計算延遲時間劣化值。
此外，使此問題變得困難的一點是VSAT和ASAT本身是動態(tài)地隨著到達(dá)信號的輸入模式(包含通路)而改變。圖3示出這一點。例如，在某個輸入模式的變化中，信號從輸入節(jié)點in1經(jīng)節(jié)點n1傳播到節(jié)點n2，在此場合在節(jié)點n2的信號到達(dá)時刻為0.40ns。但是，在另外的輸入模式變化中，信號從輸入節(jié)點in3傳播到節(jié)點n2，在此場合在節(jié)點n2的信號到達(dá)時刻為0.10ns，從先前的值改變了。由于這種理由，因為RSAT值不能單值地確定，不能單純地應(yīng)用圖2的劣化曲線或圖表。
在參考文獻(xiàn)1中，對于這一問題是采用稱為相對窗口(RelativeWindow)的概念來處理。
圖4(a)、(b)、(c)示出該方法。由于VSAT和ASAT隨著輸入模式而動態(tài)地改變，作為某1點的時刻得不到。所以，如圖4(a)所示，首先，將VSAT和ASAT作為保持有各信號實際到達(dá)的可能性的某一時間范圍(或?qū)挾?窗口進(jìn)行計算。并將其分別稱為VSAT窗口和ASAT窗口。
其次，RSAT，由于不能單值地確定，所以代之以，如圖4(b)所示，將RSAT作為保持有寬度的窗口(以下稱其為相對窗口(RelativeWindow))進(jìn)行計算。此處，所謂相對窗口，是指從RSAT最小時變?yōu)镽SAT最大時的范圍。RSAT最小是在ASAT變?yōu)樽钚rVSAT變?yōu)樽畲髸r。另一方面，RSAT最大是在ASAT變?yōu)樽畲髸rVSAT變?yōu)樽钚r。就是說，Min(RSAT)＝Min(ASAT)-Max(VSAT)、Max(RSAT)＝Max(ASAT)-Min(VSAT)。
于是，如圖4(c)所示，利用如此得到的相對窗口RSAT和預(yù)先研究的上述劣化值曲線或圖表，通過得到相對窗口RSAT的范圍內(nèi)的最壞延遲劣化值，可以求出定量化的延遲時間劣化值。
這樣求出的延遲時間劣化值，與實際電路的模擬結(jié)果非常符合，其精度高。
但是，一般，在搭載于大規(guī)模半導(dǎo)體集成電路及基板上的電子電路裝置的配線部分中，針對關(guān)注配線的鄰接配線的數(shù)目不一定只限于1個。就是說，會出現(xiàn)多個鄰接配線對1個關(guān)注配線發(fā)生串?dāng)_的情況。
不過，可以了解，在這種多個鄰接配線對1個關(guān)注配線的場合，應(yīng)用參考文獻(xiàn)1的串?dāng)_分析方法時會有問題發(fā)生。
下面，利用圖5(a)至(d)，以對1個關(guān)注配線存在2個鄰接配線的場合為例，根據(jù)本發(fā)明人實際計算的分析方法對這一問題予以說明。
圖5(a)，在時間軸上示出的是1個關(guān)注配線和2個鄰接配線的信號到達(dá)時刻的范圍(以下稱其為VSAT、ASAT1、ASAT2)。在圖5(b)及圖5(c)中，以縱軸表示延遲劣化值，分別示出對各鄰接配線上述1個關(guān)注配線和各鄰接配線之間的延遲時間劣化值的范圍(以下稱其為串?dāng)_范圍)和相對窗口的關(guān)系。
首先，對各鄰接配線，利用參考文獻(xiàn)1的分析方法計算延遲時間的劣化值，從圖5(b)及圖5(c)的延遲劣化值特性圖可得出第1鄰接配線(攻擊配線1)和關(guān)注配線(受害配線)之間的最壞場合的延遲時間劣化值DD1或第2鄰接配線(攻擊配線2)和關(guān)注配線(受害配線)之間的最壞場合的延遲時間劣化值電容器單元2。
其次，如圖5(d)所示，將對各鄰接配線得到的最壞延遲時間劣化值相加而求出全部鄰接配線的延遲時間劣化值的總和值(DD(總)＝ΣDDi＝DD1+DD2)。如進(jìn)行如上的計算，即使是存在多個鄰接配線的場合，也可以估計出延遲時間劣化值，但這一方法存在如下的問題。
即，有可能出現(xiàn)延遲時間劣化值比實際上引起的最壞值更大得多的值的場合。對此點利用上述圖5予以說明。
此處，如圖5(a)所示，受害配線和攻擊配線1引起最壞場合的條件是Tv1＝5.0ns時，受害配線和攻擊配線2引起最壞場合的條件是Tv2＝7.5ns時。如上所述，將各最壞場合的延遲時間劣化值相加意味著假定這2個條件同時出現(xiàn)。的確，如果考慮對這樣的關(guān)注配線和鄰接配線相互配線對的延遲時間劣化值的最壞場合同時產(chǎn)生，則該延遲時間劣化值的總和值最壞?？墒?，實際上，這兩個條件不會同時發(fā)生。其原因是因為在2個場合受害配線是同一配線，信號到達(dá)時刻VSAT不能同時取無關(guān)系的2個不同值(即使是信號的傳播時間差存在，也不能取完全無關(guān)的值)。
如這樣考慮，假設(shè)在各鄰接配線和關(guān)注配線之間的最壞場合同時發(fā)生的上述方法，由于考慮了實際上不會出現(xiàn)的場合，就會計算出比需要更大的延遲時間劣化值。這種狀況，特別是在鄰接配線數(shù)目多的場合成為深刻的問題。
本發(fā)明，可在這樣存在多個鄰接配線的場合，并且在依賴輸入模式變化(也包含通路變化)的關(guān)注配線、鄰接配線各自的信號到達(dá)時刻動態(tài)地變化的場合，提供對串?dāng)_引起的延遲時間劣化值進(jìn)行精度和效率更高的分析方法。
本發(fā)明，更具體說，可在對1個關(guān)注配線有多個鄰接配線施加的串?dāng)_引起的延遲時間劣化進(jìn)行計算時，提供可以將實際的電子電路的動作上不會出現(xiàn)的過分的延遲時間的余量縮小而進(jìn)行電子電路裝置的設(shè)計和制造的設(shè)計方法。
在本申請中公開的發(fā)明中，可簡單地說明其具有代表性的概要如下。
即，本發(fā)明，提供一種可在對1個關(guān)注配線(受害配線)存在多個鄰接配線(攻擊配線)的場合，并且在依賴信號的輸入模式變化(包含通路變化)的關(guān)注配線、鄰接配線各自的信號到達(dá)時刻動態(tài)地變化的場合的串?dāng)_引起的延遲時間劣化值的分析方法(為與上述的RWM區(qū)別，稱其為MA-RWM(多攻擊配線相對窗口法))。
在延遲時間劣化的分析中，由于只是單純應(yīng)用參考文獻(xiàn)1所示的方法而未考慮作為絕對時刻的VSAT，本來不會出現(xiàn)的場合也包含在分析中，而在本發(fā)明中，由于將這種實際上不會出現(xiàn)的場合排除，在各鄰接配線中的信號到達(dá)的動態(tài)變化可分別求出影響特定的關(guān)注配線的延遲時間劣化特性，通過將這些延遲時間劣化特性，在以關(guān)注配線中的信號到達(dá)時刻為基礎(chǔ)，進(jìn)行相加，就可在存在多個攻擊配線的場合高精度地分析串?dāng)_。


圖1為示出由于由1個關(guān)注配線和1個鄰接配線組成的2個配線的信號到達(dá)時刻(VSAT、ASAT)的組合產(chǎn)生的變化的延遲時間劣化的示圖。
圖2為示出依賴相對信號到達(dá)時刻(RSAT)的延遲時間劣化的特性圖。
圖3為示出依賴輸入模式變化(信號傳播通路變化)的信號到達(dá)時刻的變化的示圖。
圖4(a)～(c)為示出利用RSAT的窗口的延遲時間劣化分析步驟的示圖。
圖5(a)～(d)為說明對多個鄰接配線對1個關(guān)注配線產(chǎn)生的串?dāng)_的分析的示圖。
圖6為示出本發(fā)明的串?dāng)_分析的步驟的示圖。
圖7(a)～(f)為用來說明本發(fā)明的串?dāng)_分析方法的示圖。
圖8(a)～(f)為用來說明本發(fā)明的另一串?dāng)_分析方法的示圖。
圖9為用來說明利用本發(fā)明的延遲時間劣化的分析方法的半導(dǎo)體集成電路或基板電路的設(shè)計系統(tǒng)的示圖。
圖10(a)～(d)為用來說明本發(fā)明的實施方式的示圖。
圖11(a)～(f)與圖10一起為用來說明本發(fā)明的實施方式的示圖。
圖12(a)、(b)為用來說明本發(fā)明的另一實施方式的示圖。
圖13(a)～(f)為用來說明本發(fā)明的再一個實施方式的示圖。
圖14(a)～(c)為用來說明本發(fā)明的又一個實施方式的示圖。
圖15為用來說明本發(fā)明又一個實施方式的示圖。
圖16(a)、(b)為說明本發(fā)明中應(yīng)用的庫信息的示圖。
圖17(a)～(d)為用來說明本發(fā)明又一個實施方式的示圖。
圖18為用來說明本發(fā)明的設(shè)計系統(tǒng)及其中應(yīng)用的顯示器顯示的示例的示圖。
圖19為用來說明本發(fā)明的另一個設(shè)計系統(tǒng)及其中應(yīng)用的顯示器顯示的示例的示圖。
圖20為用來說明本發(fā)明的效果的比較實際電路的模擬結(jié)果的特性圖。
圖21為用來說明攻擊配線為3根的場合應(yīng)用本發(fā)明的示例電路圖。
圖22(a)～(c)為用來說明在圖21的示例中應(yīng)用本發(fā)明的場合的效果的示圖。
圖23為用來說明本發(fā)明的效果的實測特性圖。
具體實施例方式
下面利用圖6及圖7(a)～(f)對多個配線與1個關(guān)注配線鄰接的場合的串?dāng)_分析方法的本發(fā)明的實施方式予以說明。
通過考慮關(guān)注配線(受害配線)的信號到達(dá)時刻VSAT的分析，對實際上產(chǎn)生的各個VSAT，即以在關(guān)注配線中產(chǎn)生的信號到達(dá)時刻為基礎(chǔ)，可以求出由多個鄰接配線(攻擊配線)引起的延遲時間劣化的最壞場合，由此可以回避使用不會同時出現(xiàn)的多個VSAT的狀況。
首先，在步驟1中，如圖6的步驟601所示，將確定作為對象的電子電路裝置的邏輯輸入和邏輯輸出之間的邏輯關(guān)系的邏輯電路塊或邏輯電路元的連接信息和連接這些的使用的配線的物理空間信息輸入到延遲時間的計算系統(tǒng)。
其次，在步驟2中，如圖6的步驟602所示，在邏輯電路中的至少一個節(jié)點上的信號到達(dá)時刻的計算中，計算該節(jié)點的信號到達(dá)時刻可取的范圍。在這一步驟中，例如，可通過執(zhí)行下面的(b-1)～(b-4)的手續(xù)進(jìn)行計算。
(b-1)計算或檢索從信號到達(dá)時刻已知的節(jié)點到關(guān)注節(jié)點信號通過的邏輯電路元或邏輯電路塊的輸入輸出之間的延遲時間的步驟。
(b-2)計算或檢索在和上述(b-1)同一通路中，連接各邏輯電路塊或邏輯電路元之間的配線部分的延遲時間的步驟。
(b-3)將在上述(b-1)及(b-2)的步驟中得到的延遲時間的總和與作為通路的始點的已知的信號到達(dá)時刻相加作為關(guān)注節(jié)點的信號到達(dá)時刻的步驟。
(b-4)分別對各個信號傳播通路執(zhí)行上述(b-1)、(b-2)、(b-3)的步驟，計算關(guān)注節(jié)點的信號到達(dá)時刻可取的范圍的步驟。
此外，在步驟3中，如圖6的步驟603所示，從在上述步驟1中輸入的配線的物理空間信息中，根據(jù)規(guī)定的條件，抽出與屬于在上述步驟2中關(guān)注的節(jié)點的配線相鄰接的配線。
作為此步驟3中的規(guī)定條件，例如，可以使用鄰接并行的配線長度。在關(guān)注配線和鄰接配線之間的單位長度的電容耦合及電感耦合大的場合，并行長度的條件可以設(shè)定為短些，另一方面，單位長度的電容耦合及電感耦合小的場合，并行長度的條件可以設(shè)定為長些。此外，在驅(qū)動鄰接配線的驅(qū)動電路的驅(qū)動功率，即負(fù)載驅(qū)動能力，較規(guī)定的驅(qū)動功率大的場合，全部可看作是鄰接配線；反之，在驅(qū)動電路的驅(qū)動功率較規(guī)定的驅(qū)動功率小的場合，也可從鄰接配線的對象中排除。
此外，在步驟4中，如圖6的步驟604所示，利用在執(zhí)行上述步驟2得到的關(guān)注節(jié)點的信號到達(dá)時刻的范圍，執(zhí)行下述的(d-1)～(d-4)的步驟，計算考慮到鄰接的配線的影響的關(guān)注節(jié)點的信號到達(dá)時刻的劣化值。
(d-1)對在上述關(guān)注配線的驅(qū)動電路和在上述(c)的步驟中抽出的鄰接配線的驅(qū)動電路的組合，通過電路模擬計算典型的(或代表性的)條件的串?dāng)_引起的延遲時間劣化值，并利用和關(guān)注節(jié)點的鄰接節(jié)點的信號到達(dá)時刻的相對時間差將其作為可檢索的數(shù)據(jù)形式進(jìn)行保持的步驟(圖6的步驟6041)。
(d-2)計算在上述(c)的步驟中抽出的鄰接配線所屬的信號到達(dá)時刻的范圍的步驟(步驟042)。
(d-3)將在上述(d-2)的步驟中計算出的鄰接節(jié)點的信號到達(dá)時刻的范圍變換為以關(guān)注節(jié)點的信號到達(dá)時刻為基準(zhǔn)的相對的信號到達(dá)時刻的范圍，在該相對的信號到達(dá)時刻的范圍中的上述(d-1)的步驟中得到的延遲時間劣化值數(shù)據(jù)之中選出最大值，并將其作為關(guān)注節(jié)點的各個信號到達(dá)時刻的可檢索的數(shù)據(jù)形式進(jìn)行保持的步驟(步驟6043)。
(d-4)對于關(guān)注配線和鄰接的多個配線的組合，在每個關(guān)注節(jié)點的信號到達(dá)時刻，即以在關(guān)注節(jié)點的信號到達(dá)時刻為基準(zhǔn)，將保持于上述(d-1)的步驟中的各個延遲時間劣化值互相相加，并將其作為關(guān)注節(jié)點的各個信號到達(dá)時刻的延遲時間劣化值進(jìn)行保持的步驟(步驟6044)。
另外，上述(d-1)的步驟，最好是根據(jù)使用的驅(qū)動電路的種類及驅(qū)動功率分類，預(yù)先計算好并以庫的形式保存。這種庫，如存儲于計算器上的存儲媒體中，在每個個別設(shè)計的延遲時間劣化的分析中，可以在檢索數(shù)據(jù)后即刻利用。另外，這種庫，在稱為所謂的“標(biāo)準(zhǔn)單元叢書”及“門陣列叢書”的“硅鑄造服務(wù)(silicon foundry service)”的“數(shù)據(jù)手冊”等中也有記載。
此外，每個設(shè)計的實際遭遇的案例與從庫取得的條件一般是不完全一致的。所以，庫的信息，最好是根據(jù)遭遇的條件修正使用。例如，在遭遇的條件中的并行長度為取得庫的條件的并行長度的一定倍數(shù)(當(dāng)然不一定需要是整數(shù)倍，實數(shù)倍就可以)，在庫中記述的延遲劣化值可以乘以該一定倍數(shù)。這種修正不一定需要以同一比率進(jìn)行，也可以利用多個實驗值符合得很好的計算式進(jìn)行修正。
另外，關(guān)于取得庫的條件，也可以不一定是一個條件。為了模仿遭遇的條件，也可以考慮將以多個條件取得的庫組合使用。下面，利用圖7(a)～(f)具體說明如從(d-2)到(d-4)所示的將延遲時間劣化值作為絕對時刻的VSAT考慮進(jìn)行計算的步驟。
圖7(a)與圖5所示的相同，示出在時間軸上的關(guān)注配線和2個鄰接配線引起的信號到達(dá)時刻及其范圍(下面記為VSAT、ASAT1、ASAT2)。
圖7(b)及(c)，是橫軸表示相對信號到達(dá)時刻RSAT，縱軸表示延遲時間劣化值的各個鄰接配線和關(guān)注配線之間的延遲時間劣化特性曲線，在關(guān)注配線和2個鄰接配線各個之間，在上述VSAT最小時(即，在圖7(a)的Tv1＝5.0ns時)產(chǎn)生延遲時間劣化的相對信號到達(dá)時刻RSAT所取的范圍(RSAT窗口)以粗線示于同圖的下部。
此外，關(guān)于隨著VSAT的增加，RSAT的窗口如何動作，以箭頭示于同圖的下部。就是說，圖7(b)、(c)的下部左側(cè)的粗線示出VSAT最大時(即在圖7(a)的Tv2＝7.5ns時)，各個RSAT所取的范圍(RSAT窗口)。
此處，為了容易理解起見，敘述的是在VSAT的最小時刻和最大時刻的RSAT所取的范圍，但正如同圖中以箭頭表示省略那樣，掃描VSAT的全范圍時在VSAT的實時每一刻(即信號到達(dá)受害配線的每一時刻)RSAT的范圍(RSAT窗口)可以算出。
圖7(d)及(e)，以橫軸表示VSAT的絕對時刻(即在關(guān)注配線上取的信號到達(dá)時刻)，在縱軸上表示上述各VSAT的每一時刻的RSAT的窗口中的延遲時間劣化的最壞值，各個鄰接配線(攻擊配線1及2)影響關(guān)注配線(受害配線)的延遲時間劣化特性以VSAT的實時刻為基礎(chǔ)進(jìn)行表示。
圖7(f)是對全部鄰接配線(此處是對攻擊配線1和攻擊配線2)，將這些延遲時間劣化值特性以VSAT的絕對時刻(即在關(guān)注配線上取的信號到達(dá)時刻)為基準(zhǔn)重疊相加的曲線。
通過利用如此得到的曲線(f)求得VSAT窗口內(nèi)的延遲時間劣化值的最壞值(在此示例中為DD2)，可得到延遲時間劣化值(DD總2)。
此處，不將先前所述的本來不能并存的兩個VSAT的時間的最壞劣化相加，可以求出對實際上可產(chǎn)生的一個VSAT的劣化值。
由此，利用本發(fā)明的方法計算出的延遲時間劣化值(DD總2)與利用現(xiàn)有的方法得到的延遲時間劣化值(DD總＝DD1+DD2)相比較更小，精度得到改進(jìn)。此處，為確認(rèn)此方法的有效性，對于具有來自上述兩個攻擊配線的串?dāng)_的實際的電子電路中的延遲時間劣化，和利用電路級上的模擬產(chǎn)生的測定結(jié)果進(jìn)行比較說明。該結(jié)果示于圖20，從同圖可知，利用本發(fā)明的MA-RWN算出的延遲時間劣化值的曲線與實際電路模擬結(jié)果的符合極佳。
此外，因為在每個VSAT信號到達(dá)時刻，都可得到延遲時間劣化值，所以在延遲時間劣化值變?yōu)樽畲蟮膱龊希醋魇窍虼渭壍碾娐穳K及電路元傳送的信號時，也可以理解說必定不是最壞的場合。就是說，看作是向次級傳送的信號的最壞的場合，可以說是關(guān)注配線的信號到達(dá)時刻(VSAT)和延遲時間劣化值之和變?yōu)樽畲蟮膱龊希@是可以理解的。
此外，以下對利用本發(fā)明的上述方法在計算器上高效地處理分析串?dāng)_引起的延遲時間劣化值進(jìn)行說明。
延遲時間劣化曲線或圖表，以圖2這樣的相對信號到達(dá)時刻RSAT和給出延遲時間劣化值的對應(yīng)的點列表示。由于為了利用它生成圖7的(d)、(e)、(f)的曲線信息，必須進(jìn)行點列數(shù)那末多的計算，需要很多計算時間。因此，如利用上述本發(fā)明進(jìn)行考慮到串?dāng)_的延遲時間分析，令人擔(dān)心計算時間會隨著作為對象的電路規(guī)模而膨脹。
解決這一點的方法如圖8(a)～(f)所示。圖8(a)與圖7(a)一樣示出VSAT和ASAT1、ASAT2的窗口關(guān)系。圖8的(b)及(c)，代替如圖7的(b)及(c)那樣以點列表示延遲時間劣化圖表，是以幾根直線對其近似，在同圖中，示出決定直線的幾個特征點。
圖8(d)、(e)及(f)，與圖7(d)、(e)及(f)一樣，以橫軸表示VSAT的絕對時刻(即在關(guān)注配線上取的信號到達(dá)時刻)，在縱軸上表示上述各VSAT的每一時刻的RSAT的窗口中的延遲時間劣化的最壞值及這些相加結(jié)果，與圖8的(b)及(c)一樣，只求出決定直線的幾個特征點處的值，將其以直線連接而生成。
這樣，由于不需要為得到延遲時間劣化值而對多個點列進(jìn)行相加，使用計算機(jī)的計算可以高速進(jìn)行。另外，取得在VSAT范圍中的最壞值的檢索，也由于以直線給出的值的加法運算結(jié)果為最大的可能性存在是只在特征點處的一種性質(zhì)，所以就可以只檢索特征點，因此可以實施高速檢索處理。
此外，本發(fā)明，如圖9實所示，利用具備運算處理裝置、存儲裝置、人機(jī)接口的自動設(shè)計裝置901，不僅可以如上所述那樣，如在902中所示，計算延遲時間劣化值及延遲時間本身，還可以利用在那里取得的信息，如903所示，通過變更邏輯電路的構(gòu)成，變更配置及配線的位置，提供性能比現(xiàn)在更優(yōu)異的電路及系統(tǒng)。
另外，本發(fā)明的其他目的和新的特征同樣可從以下的實施方式而了解。下面參照附圖對本發(fā)明的各種實施方式予以說明。
實施方式1利用圖10(a)～(d)及圖11(a)～(f)進(jìn)行說明。
在圖10(a)中，示出邏輯電路以配線進(jìn)行物理連接的狀態(tài)。此處門電路g2的輸出配線(與節(jié)點E對應(yīng))與另外2個門電路(g5及g6)的輸出的2個配線(與節(jié)點J和節(jié)點N對應(yīng))相鄰接，由此對1個關(guān)注配線(受害配線)1003有多個(圖中為2個)鄰接配線(攻擊配線)1004及1005對其產(chǎn)生串?dāng)_(1001及1002)。
此處關(guān)注配線和鄰接配線的并行長度由圖10(b)給出。另外，在系統(tǒng)整體的設(shè)計上的制約中，從節(jié)點A到節(jié)點F的信號延遲時間設(shè)定為1.7ns。另外，各門電路的輸入輸出之間的信號延遲時間由圖10(c)給出。
首先，在假定不存在串?dāng)_的場合，如圖10(a)中的各節(jié)點的信號到達(dá)時刻，則如圖10(d)所示。
此處，例如，如對作為關(guān)注配線的節(jié)點E觀察其信號到達(dá)時刻，其最小信號到達(dá)時刻為0.6ns，最大信號到達(dá)時刻為1.2ns。這樣，不能單值確定信號到達(dá)時刻的理由與先前說明的相同。同樣，作為鄰接配線的節(jié)點J及N也觀察其信號到達(dá)時刻，其信號到達(dá)時刻也不能單值地確定，保持有最小信號到達(dá)時刻和最大信號到達(dá)時刻之間的范圍(或時間寬度)的窗口。
其次，利用圖11(a)～(f)對利用這些信號到達(dá)時刻信息計算串?dāng)_產(chǎn)生的延遲時間劣化的步驟予以說明。
首先，在圖11(a)中，根據(jù)圖10(d)的信息，示出關(guān)注配線(節(jié)點E)的信號到達(dá)時刻(VSAT)和2個鄰接配線(節(jié)點J和節(jié)點N)的信號到達(dá)時刻(ASAT1及ASAT2)的窗口。
此外，如圖11(b)所示，對驅(qū)動關(guān)注配線和鄰接配線的2個輸入NAND電路和2個輸入NOR電路對，假設(shè)典型的(代表性的)鄰接并行長度為500μm時的相對信號到達(dá)時刻RSAT和延遲劣化值的關(guān)系曲線或圖表可作為庫給出。這樣，最好是將鄰接并行長度作為參數(shù)形成電路數(shù)據(jù)。另外，如在后述的實施方式中所說明的，最好是在設(shè)定多個相異的鄰接并行長度后將該時的RSAT及延遲時間劣化值的數(shù)據(jù)作為電子電路庫預(yù)先通過實驗及電路模擬等給出。
另外，在圖11(c)中，對驅(qū)動關(guān)注配線和鄰接配線的2個輸入NAND電路和2個輸入OR電路對，圖示給出同樣的庫，但由于此處圖10(a)的電路的配線的實際的鄰接并行長度為400μm，就將登錄到以鄰接并行長度500μm為條件作成的庫的延遲劣化值的曲線縮小修正成為400μm的場合的值并以點線示出。此外，在(b)、(c)兩曲線的下部，VSART最小時的相對信號到達(dá)時刻的窗口移動到VSAT最大時的窗口的樣子利用箭頭表示。此時，在VSAT可取的范圍中，在每個VSAT的窗口范圍中的最大延遲劣化值示于圖中，為圖11(d)～(e)。另外，(d)、(e)分別表示由鄰接配線1、2的到達(dá)信號給予鄰接配線的信號的延遲時間劣化特性。
以這些多個(d)、(e)的特性作為VSAT的絕對時刻或?qū)崟r刻(即關(guān)注配線中的信號到達(dá)時刻)的基準(zhǔn)疊加，同一VSAT中的，即VSAT的實時刻的延遲時間劣化值相加的結(jié)果為圖11(f)。
這樣得出的延遲時間劣化值的最大值，從(f)的特性圖可看到，是VSAT＝1.0ns時的0.325ns。
此結(jié)果，在假定不存在串?dāng)_時在節(jié)點F的延遲時間為1.5ns，因為通過上述計算求出的延遲時間劣化的最大值為0.325ns，在考慮到此場合的串?dāng)_的場合的F點的延遲時間為1.5ns+0.325ns＝1.825ns，可知這不滿足設(shè)計制約的1.7ns。
此外，如可以進(jìn)行更詳細(xì)的分析，因為已知在本發(fā)明中，每個VSAT的延遲時間劣化值如圖11(f)所示，如利用之可了解到如下的情況。
就是說，由于在上述場合的節(jié)點E的VSAT為1.0ns，將其增加0.325ns成為1.325ns，在節(jié)點F的延遲時間加上0.3ns成為1.625ns。另一方面，在VSAT＝1.1ns時，因為延遲時間劣化值，由圖11(f)，為0.3ns，在節(jié)點E的VSAT增加0.3ns變成為1.4ns，在節(jié)點F的延遲時間增加0.3ns變成為1.7ns。另外，因為在VSAT＝1.2ns時，延遲時間劣化值，由圖11(f)，為0.233ns，在節(jié)點E的VSAT增加0.233ns變成為1.433ns，在節(jié)點F的延遲時間增加0.3ns變成為1.733ns。
由此可知，由串?dāng)_引起的節(jié)點F的最大制約違反在VSAT＝1.2ns時為1.733ns-1.7ns＝0.03ns。
所以，如上所述，由于設(shè)計者，通過利用本發(fā)明，在存在串?dāng)_時，可以在實際的半導(dǎo)體電路及基板上的電路作成之前一起了解到設(shè)計的電路，在設(shè)計制約時間內(nèi)，不能正確地完成工作及其定量的違反值，所以可以削減實際LSI的設(shè)計及制造的所需要的時間、費用及修改設(shè)計所需要的時間、費用。
實施方式2下面以在上述實施方式1中算出后對配線進(jìn)行修正的場合為例，根據(jù)圖12(a)、(b)及圖13(a)～(f)進(jìn)行說明。
圖12(a)的電路與圖10(a)中示出的電路相同。首先，如在實施方式1中說明的，通過對串?dāng)_引起的延遲時間劣化值的分析，可知此電路不滿足制約條件。
此處，為了修正對此制約條件的違反，關(guān)注和第2鄰接配線的串?dāng)_1201，如圖12(b)所示，在鄰接配線中插入用來使信號到達(dá)時刻延遲的門電路1203及1204而使電路變形或修正。關(guān)于這種變形或修正如何解消制約條件違反，利用圖13(a)～(f)進(jìn)行說明。
在圖13(a)中示出利用上述電路變形使第2鄰接配線節(jié)點P的信號到達(dá)時刻發(fā)生改變的樣子。據(jù)此，在圖13(c)的下部的RSAT的窗口的動作和圖13(e)的每個VSAT的延遲時間劣化值特性圖都發(fā)生變化。
于是，如將來自兩個鄰接配線的串?dāng)_引起的延遲時間劣化值以關(guān)注配線上的信號到達(dá)時刻為基礎(chǔ)進(jìn)行疊加，就得到圖13(f)。此處的最大延遲時間劣化值為0.2ns，由此可知，考慮到串?dāng)_的場合的F點上的延遲時間變?yōu)?.5ns+0.2ns＝1.7ns，可以滿足當(dāng)初的設(shè)計上的制約條件。
另外，如需要進(jìn)行更詳細(xì)的分析，因為在上述最大的延遲時間劣化值的場合的節(jié)點E的VSAT為1.0ns，將其增加0.2ns變?yōu)?.2ns，在節(jié)點F的延遲時間劣化值是加上0.3ns變?yōu)?.525ns，可以滿足制約條件1.7ns。
另外，因為在VSAT＝1.2ns時，延遲時間劣化值，由圖13(f)，為0.175ns，在節(jié)點E的VSAT增加0.175ns變成為1.375ns，在節(jié)點F的延遲時間增加0.3ns變成為1.675ns。由此可知，受到串?dāng)_的節(jié)點F，可以滿足制約條件1.7ns。
這樣，利用本發(fā)明的分析方法計算出延遲時間后，將引起制約違反的鄰接配線的信號到達(dá)時刻在時間軸上移動，問題的解決很容易就可以變?yōu)榭赡堋?br> 在時間軸上移動信號到達(dá)時刻的方法，可以采用的有各種方法。例如，可以如上述示例那樣插入延遲用門電路，也可以是由電阻和電容組合的所謂的延遲元件。此外，也可以將用作驅(qū)動電路的門電路位置移動，通過有意識地配置于距串?dāng)_遠(yuǎn)的部分，可以使信號到達(dá)時刻推遲。另外，也可以在關(guān)注配線的信號傳播通路上插入延遲元件。
例如，如將圖14(a)所示的電路變形或修正為圖14(b)或(c)中那樣的電路，則從上面的說明可知，由表示對各個VSAT的延遲時間劣化值特性的曲線可削減延遲時間劣化量。
實施方式3此外，利用本發(fā)明的串?dāng)_分析方法可實現(xiàn)具有對由來自多個鄰接配線的串?dāng)_的影響引起的延遲時間劣化進(jìn)行分析的優(yōu)異特性的半導(dǎo)體集成電路、組件內(nèi)電路、印刷基板電路，利用圖15對其示例進(jìn)行了說明。如同一圖中的1505及1506所示，在半導(dǎo)體集成電路的場合，串?dāng)_可由邏輯電路元間的配線及電路塊間的配線引起，在組件內(nèi)電路中。在將多個芯片在組件內(nèi)進(jìn)行連接時，在轉(zhuǎn)寫配線間可引起串?dāng)_。另外，如同一圖中的1507及1508所示，在印刷基板上的電路中或半導(dǎo)體組件間的配線及個別元件之間的配線中也同樣可引起串?dāng)_。
在這種場合，根據(jù)本發(fā)明，可以制作將考慮到串?dāng)_的延遲時間在DATA手冊等之中作為規(guī)格數(shù)據(jù)記載的半導(dǎo)體集成電路、組件內(nèi)電路、基板上電路。于是，還可以利用上述方法將上述種種串?dāng)_的影響減低并以在圖15的下部左側(cè)的電路圖為代表所示的那樣制作改良的半導(dǎo)體集成電路、組件內(nèi)電路、基板上電路。
實施方式4下面，利用圖16(a)、(b)，對將本發(fā)明的實施方式的項中說明的(d-1)步驟，即圖6的步驟6041，預(yù)先進(jìn)行實驗和電路模擬并將其結(jié)果作為關(guān)于信號延遲特性的電子電路庫記錄保存于計算機(jī)可讀的光盤及磁盤等記錄媒體時的數(shù)據(jù)形式的示例，予以說明。
圖16(a)記載的是關(guān)注配線(受害配線)的驅(qū)動電路NAND2門的驅(qū)動功率(負(fù)載驅(qū)動能力)為2倍力(level of drivability)，鄰接配線(攻擊配線)驅(qū)動電路NAND2門的驅(qū)動功率(負(fù)載驅(qū)動能力)為1倍力的場合的攻擊配線的組合中的相對信號到達(dá)時刻和延遲時間劣化值的數(shù)據(jù)信息(庫)的示例。另外，圖16(b)記載的同樣是關(guān)注配線(受害配線)的驅(qū)動電路NAND2門的驅(qū)動功率為1倍力，鄰接配線(攻擊配線)驅(qū)動電路反相器INV門的驅(qū)動功率為2倍力的場合的攻擊配線的組合中的相對信號到達(dá)時刻和延遲時間劣化值的數(shù)據(jù)信息(庫)的示例。
這樣，構(gòu)成配線與輸出單元相連接的電路塊和電路元(下面稱其為電路單元)的輸出級的驅(qū)動電路的負(fù)載驅(qū)動能力的各種組合的條件最好是附加于各個電路單元的庫。
如上所述，取得庫的條件不一定必須是一個，倒最好是多個條件。在圖16(a)、(b)中，作為本發(fā)明的實施方式，示出的是針對鄰接并行長度為500μm的條件和1000μm的條件的多個鄰接并行長度取得的庫。在實際遭遇的鄰接并行長度，例如，處于500μm和1000μm之間的場合，可以以兩者的庫數(shù)據(jù)的插值形式求出延遲時間劣化值。這就可以避免，例如，在只以鄰接并行長度為500μm的條件作為單獨條件取得庫的場合，在鄰接并行長度與500μm差異很大的實際情況下無法正確計算延遲時間劣化值的問題。
作為生成圖16的庫的條件，也可以通過，在本發(fā)明所示的關(guān)注配線(受害配線)及多個鄰接配線(攻擊配線)中，改變與引起串?dāng)_的配線部分相比較，靠近驅(qū)動電路側(cè)的配線長度(前行配線長度)或遠(yuǎn)離驅(qū)動電路側(cè)(接收側(cè))的配線長度(后行配線長度)而取得庫。圖17(a)為示出沒有前行配線長度和后行配線長度的場合取得庫的情況的一個示例。與此相對，圖17(b)示出的是將前行配線長度設(shè)定為某一長度取得庫的場合。同樣，圖17(c)示出的是將后行配線長度設(shè)定為某一長度取得庫的場合。
這樣，如存在前行配線長度和后行配線長度，與其不存在的場合相比較，延遲時間劣化值有變大的傾向。圖17(d)示出這種延遲時間劣化值的示例。如圖17(a)這樣前行配線長度及后行配線長度都不存在的場合的延遲時間劣化值，在圖17(d)中以曲線1701給出。此時，如圖17(b)這樣前行配線長度及后行配線長度都存在的場合，延遲時間劣化值，在圖17(d)中，一般如曲線1702，劣化量及劣化發(fā)生的范圍擴(kuò)大(或縮小)。
所以，例如，在使前行配線長度及后行配線長度發(fā)生多個變化而取得庫時，則在必須對前行配線長度及后行配線長度不同的種種情況進(jìn)行分析的場合，可以通過對曲線1701和1702插值的形式生成延遲時間劣化信息的特性曲線1703。
此外，如果可以將上述種種條件組合，并把更多的條件預(yù)先裝備好，當(dāng)然會更有效。
實施方式5另外，如果使用根據(jù)本發(fā)明的串?dāng)_分析方法的設(shè)計系統(tǒng)，設(shè)計者可以更簡便地考慮串?dāng)_的影響計算延遲時間，可以完成用于避免或減小串?dāng)_的電路構(gòu)成及系統(tǒng)構(gòu)成。下面利用圖18對這種例子進(jìn)行說明。
例如，如該圖所示，在存在多個攻擊配線并且分別存在對關(guān)注配線的串?dāng)_的場合，與圖9中的901中說明的計算機(jī)相結(jié)合的設(shè)計系統(tǒng)1801在其一個顯示器的畫面上，如在1802及1803所示，在進(jìn)行延遲時間計算時，在將來自各個鄰接配線的串?dāng)_引起的延遲時間劣化特性圖分開顯示的同時，如在1804中所示，將示出來自各個鄰接配線的影響的合計值的特性圖合并顯示于上述畫面是極為有效的。就是說，在以圖7、圖8、圖11或圖13的(d)～(f)中說明的VSAT的實時刻(即，在關(guān)注配線的信號到達(dá)時刻)為基礎(chǔ)的延遲時間劣化值的多個特性顯示于一個畫面上。另外，根據(jù)需要，這些多個特性圖也可顯示于另外的畫面上，但同一畫面對設(shè)計者易于使用。
這樣一來，設(shè)計者只要在包含動態(tài)信號到達(dá)時刻的變化的狀態(tài)下知道各鄰接配線對關(guān)注配線的影響的大小，就不僅易于找出應(yīng)采取對策之場所，而且在對存在串?dāng)_之場所采取對策的場合(例如，利用圖14的(a)～(c)所示的方法的場合和/或采用加大某一串?dāng)_場所的配線間距離的方法的場合等)，由于可以直接目視確認(rèn)作為這些對策的結(jié)果的串?dāng)_引起的延遲時間劣化值的總和如何變化，可以以更短的時間高效地解決問題。
另外，在圖19示出的另外的例子中，最好是可以在設(shè)計系統(tǒng)的顯示器的畫面(1901、1902、1903)中確認(rèn)來自各個鄰接配線(攻擊配線)的串?dāng)_引起的延遲時間劣化的影響，作為庫信息有何改變(同一圖中的曲線1904、1907)，或其在前行配線長度的影響下如何變化(1905、1908)，在后行配線長度的影響下如何變化(1906、1909)。
如采用這種設(shè)計系統(tǒng)，如圖18所示，不單可以了解各個攻擊配線引起的串?dāng)_所造成的延遲時間劣化值，而且由于設(shè)計者可以了解其由于前行配線長度及后行配線長度而變大的信息，可以對其采取適當(dāng)?shù)膶Σ摺?br> 另外，這種設(shè)計系統(tǒng)，不僅可以安裝于不與因特網(wǎng)連接的獨立的計算機(jī)內(nèi)，也可以安裝于經(jīng)因特網(wǎng)等的網(wǎng)絡(luò)聯(lián)系的遠(yuǎn)方的計算機(jī)內(nèi)。在這種場合，本發(fā)明中記載的延遲時間的分析及用來避免、降低串?dāng)_的處理在位于遠(yuǎn)方的計算機(jī)上執(zhí)行，其輸入和作為其輸出的計算結(jié)果等可通過位于設(shè)計者一側(cè)的計算機(jī)或顯示及輸入系統(tǒng)進(jìn)行。
實施方式6以上對本發(fā)明的串?dāng)_分析方法(MA-RWM)及利用此方法的電子電路裝置的設(shè)計或制造方法的說明，為連接簡單起見，是以2個攻擊配線的場合為中心，如前所述，此發(fā)明，在以存在更多的攻擊配線的電子電路裝置為應(yīng)用對象時更能發(fā)揮其效果。下面根據(jù)圖21及圖22的(a)～(c)對此予以說明。
圖21為用來說明在3根攻擊配線(1、2、3)靠近1個關(guān)注配線(受害配線)配置的電子電路中進(jìn)行實驗時的具體示例。同一圖中的AL是靠近的并行配線的長度，表現(xiàn)出各攻擊配線對關(guān)注配線引起串?dāng)_1、2、3的狀況，此電路用來對VSAT窗口和ASAT窗口的關(guān)系變成示于下面的圖22(a)及(b)中的情況1及情況2的狀態(tài)的電路進(jìn)行模擬。
圖22(c)以圖表形式分別列出在下面這些情況下計算出的延遲時間劣化值藉助實際的電路模擬計算的場合，使用上述RWN以單純的方法計算的場合以及使用本發(fā)明的MA-RWN計算的場合。
由此結(jié)果可知，如圖(a)的情況1所示，在VSAT窗口很窄，多個攻擊配線窗口互相靠近的場合，即使是以RWM方法也可以以與電路模擬4％程度的誤差計算出比較正確的延遲時間劣化值。不過，如同圖(b)的情況2所示，在VSAT窗口很大，多個攻擊配線窗口比較分開的場合，使用此RWM方法計算出的延遲時間劣化值會具有很大的誤差。
另一方面，可知在本發(fā)明的MA-RWN方法中，無論在哪一種場合誤差都小，可計算出與電路模擬結(jié)果符合的延遲時間劣化值。
另外，種種試驗的結(jié)果也確認(rèn)，利用RWM方法和本發(fā)明的MA-RWN方法得到的這種延遲時間劣化值的誤差與攻擊配線的數(shù)目相關(guān)。就是說，如圖23所示，在攻擊配線為1個的場合，兩種方法的誤差幾乎同樣程度地小，如攻擊配線為2個或2個以上，使用簡便的RWM方法與費力的電路模擬比較，產(chǎn)生50％以上的大誤差，與此相對，采用本發(fā)明的MA-RWN方法，確認(rèn)計算出的延遲時間劣化值的誤差小于10％。由此也可知，本發(fā)明，鄰接配線數(shù)越多，例如，越是大規(guī)模的電子電路裝置，其應(yīng)用效果越能顯著地發(fā)揮。
另外，以上根據(jù)種種實施方式進(jìn)行了詳細(xì)的說明，本發(fā)明，可以應(yīng)用于半導(dǎo)體集成電路裝置，組件內(nèi)安裝的電子電路裝置，基板上安裝的電子電路裝置以及應(yīng)用這些裝置的電子電路系統(tǒng)，特別是具有利用配線連接邏輯電路的輸入輸出的構(gòu)成的通用處理器，信號處理處理器，圖像處理處理器，半導(dǎo)體存儲器，系統(tǒng)模塊，計算機(jī)系統(tǒng)，便攜式機(jī)器系統(tǒng)等考慮到鄰接配線間的串?dāng)_的信號延遲時間計算方法及利用該方法的電子電路裝置的設(shè)計制造。
通過應(yīng)用本發(fā)明，在存在多個鄰接配線的場合并且依賴輸入模式，考慮到關(guān)注配線及鄰接配線的各自的信號到達(dá)時刻動態(tài)地變化的串?dāng)_的延遲時間劣化的分析可以精度良好地進(jìn)行。另外，可以實現(xiàn)考慮到串?dāng)_并驗證一定頻率上的動作的系統(tǒng)。特別是，通過將本發(fā)明應(yīng)用于電子電路裝置中的所謂的臨界通路，可以高效率地實現(xiàn)完成串?dāng)_對策的高性能的集成電路及基板上的系統(tǒng)。
權(quán)利要求
1.一種串?dāng)_分析方法，用來分析與1個關(guān)注配線鄰接的多個鄰接配線向上述關(guān)注配線施加的信號串?dāng)_，其特征在于相應(yīng)于上述關(guān)注配線及上述多個鄰接配線上的各個動態(tài)信號到達(dá)時刻所取的范圍，分別求出上述各鄰接配線對上述關(guān)注配線施與的延遲時間劣化，并將這些延遲時間劣化以上述關(guān)注配線上的信號到達(dá)時刻為基準(zhǔn)進(jìn)行加法運算。
2.一種電子電路裝置的串?dāng)_計算方法，用來在具有與第1電子電路單元的輸出單元相連接的第1配線鄰接配置的、分別與第2及第3電子電路單元的輸出單元相連接的第2及第3鄰接配線的電子電路裝置中，計算上述第2及第3鄰接配線向上述第1配線施加的串?dāng)_，其特征在于根據(jù)上述各電子電路單元每一個的信號延遲特性計算出上述各配線各自的信號到達(dá)時刻的范圍，以上述第1配線的信號到達(dá)時刻為基準(zhǔn)，根據(jù)對上述第2及第3配線的信號到達(dá)時刻相對計算的相對信號到達(dá)時刻，相應(yīng)于到達(dá)上述第2及第3配線的各信號的定時，分別算出由施與上述第1配線的串?dāng)_造成的延遲時間劣化值，并將上述各延遲時間劣化值以上述第1配線的信號到達(dá)時刻為基準(zhǔn)進(jìn)行加法運算。
3.一種串?dāng)_分析方法，用來分析與1個關(guān)注配線鄰接的多個鄰接配線向上述關(guān)注配線施加的信號串?dāng)_，其特征在于以上述關(guān)注配線的信號到達(dá)時刻為基準(zhǔn)，在上述各鄰接配線的信號到達(dá)時刻的范圍內(nèi)，對上述各鄰接配線每一個計算出施與上述關(guān)注配線的最大延遲時間劣化值，通過以上述關(guān)注配線的信號到達(dá)時刻作為基準(zhǔn)對這些計算結(jié)果進(jìn)行加法運算而計算出由上述多個鄰接配線藉助串?dāng)_施與上述關(guān)注配線的總和延遲時間劣化。
4.一種電子電路裝置的制造方法，其特征在于利用上述權(quán)利要求1至3中任一項的串?dāng)_計算方法制造具有多個鄰接配線的電子電路裝置。
5.一種電子電路裝置的延遲時間計算方法，該電子電路裝置是利用具備運算處理裝置、存儲裝置以及人機(jī)接口的自動設(shè)計裝置實現(xiàn)的，并具有多個對關(guān)注的1個配線引起串?dāng)_的鄰接配線的電子邏輯電路裝置，其特征在于作為上述電子電路裝置的上述串?dāng)_造成的信號延遲時間劣化值的計算方法，由保存在上述存儲裝置中的程序執(zhí)行如下的步驟(a)將確定邏輯輸入和邏輯輸出之間的邏輯關(guān)系的邏輯電路塊或邏輯電路元的連接信息和連接這些的使用的配線的物理空間信息輸入的步驟；(b)在上述邏輯電路中的至少一個節(jié)點上的信號到達(dá)時刻的計算中，計算該節(jié)點的信號到達(dá)時刻可取的范圍的步驟；(c)從在上述(a)的步驟中輸入的配線的物理空間信息中，根據(jù)規(guī)定的條件，抽出與在上述(b)中關(guān)注的節(jié)點的配線相鄰接的配線；(d)利用在執(zhí)行上述(b)步驟得到的關(guān)注節(jié)點的信號到達(dá)時刻的范圍，執(zhí)行下述的(d-1)、(d-2)、(d-3)以及(d-4)的步驟，計算考慮到鄰接的配線的影響的關(guān)注節(jié)點的信號到達(dá)時刻的劣化值的步驟。(d-1)對在上述關(guān)注配線的驅(qū)動電路和在上述(c)的步驟中抽出的鄰接配線的驅(qū)動電路的強(qiáng)度的組合的擾引起的延遲時間劣化值，并利用和關(guān)注節(jié)點的鄰接節(jié)點的信號到達(dá)時刻的相對時間差將其作為可檢索的數(shù)據(jù)形式進(jìn)行保持的步驟；(d-2)計算在上述(c)的步驟中抽出的鄰接配線所屬的信號到達(dá)時刻的范圍的步驟；(d-3)將在上述(d-2)的步驟中計算出的鄰接節(jié)點的信號到達(dá)時刻的范圍變換為以關(guān)注節(jié)點的信號到達(dá)時刻為基準(zhǔn)的相對的信號到達(dá)時刻的范圍，在該相對的信號到達(dá)時刻的范圍中的上述(d-1)的步驟中得到的延遲時間劣化值數(shù)據(jù)之中選出最大值，并將其作為關(guān)注節(jié)點的各個信號到達(dá)時刻的可檢索的數(shù)據(jù)形式進(jìn)行保持的步驟；以及(d-4)對于上述關(guān)注配線和鄰接的多個配線的組合，在每個關(guān)注節(jié)點的信號到達(dá)時刻，將保持于上述(d-3)的步驟中的各個延遲時間劣化值互相相加，并將其作為關(guān)注節(jié)點的各個信號到達(dá)時刻的延遲時間劣化值進(jìn)行保持的步驟。
6.一種邏輯電路的設(shè)計系統(tǒng)，是利用具備運算處理裝置、存儲裝置、人機(jī)接口的自動設(shè)計裝置的邏輯電路的設(shè)計系統(tǒng)，其特征在于利用上述權(quán)利要求5的延遲時間計算方法計算延遲時間之后，按照規(guī)定條件確定電路變形的場所，通過變更邏輯電路的構(gòu)成或電路的配置及配線的位置使信號到達(dá)時刻改變而削減延遲時間劣化量。
7.一種電子電路裝置的設(shè)計方法，該電子電路裝置具有與1個關(guān)注配線鄰接的多個鄰接配線，其特征在于相應(yīng)于上述關(guān)注配線的節(jié)點及上述多個鄰接配線的節(jié)點的各個動態(tài)信號到達(dá)時刻所取的范圍，分別求出上述各鄰接配線對上述關(guān)注配線施與的延遲時間劣化，通過以上述關(guān)注配線的信號到達(dá)時刻為基準(zhǔn)將這些延遲時間劣化進(jìn)行總和而求出上述多個鄰接配線施與上述關(guān)注配線的串?dāng)_引起的總和的延遲時間劣化，計算出上述關(guān)注配線的節(jié)點的總和信號延遲時間，以此計算結(jié)果為基礎(chǔ)進(jìn)行上述電子電路裝置的設(shè)計。
8.一種電子電路裝置的設(shè)計方法，該電子電路裝置具有與1個關(guān)注配線鄰接的多個鄰接配線，其特征在于相應(yīng)于上述關(guān)注配線的節(jié)點及上述多個鄰接配線的節(jié)點的各個信號到達(dá)時刻所取的范圍，將上述各鄰接配線對上述關(guān)注配線施與的延遲時間劣化特性，以上述關(guān)注配線的信號到達(dá)時刻為基準(zhǔn)表示的曲線圖像和將這些延遲時間劣化特性以上述關(guān)注配線的信號到達(dá)時刻為基準(zhǔn)總和的曲線圖像，通過利用顯示于畫面上的設(shè)計工具，上述多個鄰接配線對施與上述關(guān)注配線的節(jié)點的串?dāng)_引起的延遲時間劣化特性進(jìn)行分析。
9.一種電子電路庫的記錄媒體，其中把在計算鄰接配線施與關(guān)注配線的串?dāng)_引起的延遲時間劣化值時利用的電子電路庫以計算機(jī)可讀方式進(jìn)行存儲，其特征在于上述庫，對驅(qū)動上述關(guān)注配線和鄰接配線的邏輯電路元或邏輯電路塊的組合，以及還有對這些驅(qū)動邏輯電路元或這些驅(qū)動邏輯電路塊的負(fù)載驅(qū)動能力的組合，對發(fā)生上述串?dāng)_的上述鄰接配線和關(guān)注配線的鄰接并行長度為多個的場合，相應(yīng)于屬于上述鄰接配線和關(guān)注配線的節(jié)點的信號到達(dá)時刻的差可取得延遲時間劣化值。
10.一種電子電路庫的記錄媒體，其中把在計算鄰接配線施與關(guān)注配線的串?dāng)_引起的延遲時間劣化值時利用的電子電路庫以計算機(jī)可讀方式進(jìn)行存儲，其特征在于是上述庫，對驅(qū)動上述關(guān)注配線和鄰接配線的邏輯電路元或邏輯電路塊的組合，以及還有對這些驅(qū)動邏輯電路元或這些驅(qū)動邏輯電路塊的負(fù)載驅(qū)動能力的組合，相應(yīng)于屬于上述鄰接配線和關(guān)注配線的節(jié)點的信號到達(dá)時刻的差可取得延遲時間劣化值，并且，對上述關(guān)注配線和鄰接配線的各個的配線鄰接并行的部分，在驅(qū)動邏輯電路元或驅(qū)動邏輯電路塊的近側(cè)或遠(yuǎn)側(cè)的至少一方附加配線的場合，可以相應(yīng)于屬于上述關(guān)注配線和鄰接配線的節(jié)點信號到達(dá)時刻的差取得串?dāng)_引起的延遲時間劣化值。
全文摘要
一種通過分析配線之間的串?dāng)_引起的延遲時間劣化，可以精度良好地計算電子電路裝置的延遲時間的方法，該電子電路裝置中，根據(jù)輸入信號模式，關(guān)注配線及與其鄰接的多個配線的各個信號到達(dá)時刻動態(tài)地變化。利用由關(guān)注配線及鄰接配線之間的相對信號到達(dá)時刻可以檢索的延遲時間劣化的信息，通過對關(guān)注配線的各個信號到達(dá)時刻的每一個計算關(guān)注配線及鄰接配線的各對中發(fā)生的延遲時間劣化并通過將其相加計算出在存在多個鄰接配線的場合的總延遲時間劣化值?？梢允挂愿咚俣冗M(jìn)行大規(guī)模電子電路裝置的設(shè)計變得容易，并且可以排除延遲時間中的過多的余量，可以效率更高地進(jìn)行電子電路裝置的設(shè)計制造。
文檔編號G06F17/50GK1452752SQ00819449
公開日2003年10月29日 申請日期2000年4月21日 優(yōu)先權(quán)日2000年4月21日
發(fā)明者佐佐木靖彥 申請人:株式會社日立制作所