一種用于加速器功率源的數(shù)字低電平控制系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及加速器控制技術(shù)領(lǐng)域，具體涉及一種用于加速器功率源的數(shù)字低電平控制系統(tǒng)。
【背景技術(shù)】
[0002]數(shù)字低電平控制系統(tǒng)(LLRF，L0W LEVEL RF SYSTEM)是一種全數(shù)字低電平脈沖信號(hào)幅相穩(wěn)定度的控制裝置。它采用雷達(dá)、通信領(lǐng)域中的中頻信號(hào)的數(shù)字化和I/Q復(fù)解調(diào)及數(shù)字信號(hào)處理技術(shù)，克服了傳統(tǒng)的模擬射頻控制技術(shù)對(duì)器件的性能苛刻要求，以及溫度和元器件個(gè)體差異等因素對(duì)系統(tǒng)的精度和穩(wěn)定性影響大等缺點(diǎn)，從而大大提高了系統(tǒng)的穩(wěn)定性、靈活性和一致性。它實(shí)現(xiàn)了脈內(nèi)(mS級(jí)脈寬)閉環(huán)的快速數(shù)字幅相反饋補(bǔ)償，閉環(huán)響應(yīng)時(shí)間小于lyS。數(shù)字低電平控制系統(tǒng)(LLRF)可實(shí)現(xiàn)不同特性的體制的功率源和負(fù)載腔體的幅相穩(wěn)定，適應(yīng)全固態(tài)、電子管、速調(diào)管等體制的功率源接口。
[0003]近年來(lái)，隨著我國(guó)綜合國(guó)力的不斷提升，強(qiáng)束流加速器(由四個(gè)加速器中心組成:I散裂中子源加速中心，2ADS潔凈核能加速器中心，3核廢料處理加速器中心，4癌癥治療加速器中心)、質(zhì)子加速器、人造小太陽(yáng)高頻功率源等高能物理領(lǐng)域一大批具有國(guó)際先進(jìn)水，并與我國(guó)科技進(jìn)步和國(guó)民經(jīng)濟(jì)發(fā)展有著深遠(yuǎn)意義的項(xiàng)目都在開(kāi)始進(jìn)入實(shí)施階段。這些加速器系統(tǒng)中必不可少的就是功率源系統(tǒng)，而現(xiàn)有的功率源系統(tǒng)均存在輸出射頻信號(hào)的幅度、相位、頻率不穩(wěn)定的缺陷。
【實(shí)用新型內(nèi)容】
[0004]本實(shí)用新型提供一種用于加速器功率源的數(shù)字低電平控制系統(tǒng)，解決了現(xiàn)有技術(shù)中存在的功率源系統(tǒng)輸出射頻信號(hào)的幅度、相位、頻率不穩(wěn)定的缺陷。
[0005]本實(shí)用新型解決上述技術(shù)問(wèn)題的技術(shù)方案如下:一種用于加速器功率源的數(shù)字低電平控制系統(tǒng)，包括數(shù)據(jù)采集端、處理器、輸出端和模擬變頻組件；
[0006]所述數(shù)據(jù)采集端，與所述處理器和模擬變頻組件連接，用于采集模擬變頻組件輸出的信號(hào)；
[0007]所述處理器，包括FPGA，用于對(duì)采集的信號(hào)進(jìn)行數(shù)字PI控制處理；
[0008]所述輸出端，與所述處理器和所述模擬變頻組件連接，用于將處理器處理的信號(hào)輸出給模擬變頻組件；
[0009]所述模擬變頻組件，與功率源系統(tǒng)連接，用于將功率源系統(tǒng)輸出的射頻功率信號(hào)經(jīng)過(guò)變頻發(fā)送給數(shù)據(jù)采集端，或?qū)⑤敵龆溯敵龅男盘?hào)經(jīng)過(guò)變頻輸出給功率源系統(tǒng)。
[0010]本實(shí)用新型的有益效果是:通過(guò)采用FPGA進(jìn)行信號(hào)處理，能夠調(diào)整得到需要的射頻信號(hào)的幅度、相位和頻率，達(dá)到幅度和相位穩(wěn)定的目的，從而推動(dòng)固態(tài)放大器激勵(lì)發(fā)射機(jī)使得功率丨旦定。
[0011]在上述技術(shù)方案的基礎(chǔ)上，本實(shí)用新型還可以做如下改進(jìn)。
[0012]進(jìn)一步，所述數(shù)據(jù)采集端包括腔體pick_up信號(hào)采集端口、波導(dǎo)正向信號(hào)采集端口、波導(dǎo)反向信號(hào)采集端口和相鄰腔體Pick_up信號(hào)采集端口中的至少一種。
[0013]進(jìn)一步，所述處理器包括FPGA，用于對(duì)采集的信號(hào)進(jìn)行數(shù)字PI控制處理。
[0014]進(jìn)一步，處理器還包括DSP，所述DSP與所述FPGA連接，用于對(duì)FPGA進(jìn)行輔助運(yùn)算處理。
[0015]采用上述進(jìn)一步方案的有益效果是:通過(guò)采用DSP對(duì)FPGA進(jìn)行輔助運(yùn)算處理，能夠充分發(fā)揮DSP的浮點(diǎn)運(yùn)算能力和FPGA快速定點(diǎn)處理的優(yōu)勢(shì)，提高數(shù)據(jù)處理的精度，得到幅度和相位更加穩(wěn)定的射頻功率信號(hào)。
[0016]進(jìn)一步，所述模擬變頻組件包括模擬上變頻組件、模擬下變頻組件和功分器，所述功分器輸入來(lái)自外部本振組件的本振信號(hào)，分為兩路，一路輸送給模擬上變頻組件，另一路輸送給模擬下變頻組件;所述模擬上變頻組件與所述輸出端的輸出端口連接，所述模擬下變頻組件與所述數(shù)據(jù)采集端的輸入端口連接。
[0017]進(jìn)一步，所述腔體pick_Up信號(hào)采集端口、波導(dǎo)正向信號(hào)采集端口、波導(dǎo)反向信號(hào)采集端口和相鄰腔體Pick_up信號(hào)采集端口均為16位A/D變換器。
[0018]進(jìn)一步，所述輸出端為16位D/A變換器。
[0019]進(jìn)一步，所述模擬上變頻組件包括第一支路，所述第一支路包括依次連接的第一衰減器、第一放大器、第一乘法器、第一帶通濾波器、第二放大器、第一開(kāi)關(guān)、第二開(kāi)關(guān)和親合器;還包括第二帶通濾波器，所述第二帶通濾波器還與第一乘法器連接;所述第一開(kāi)關(guān)和所述第二開(kāi)關(guān)均有來(lái)自外部的時(shí)鐘信號(hào)控制其開(kāi)關(guān)，所述第一支路的數(shù)量與所述輸出端的輸出端口數(shù)量相同。
[0020]進(jìn)一步，所述模擬下變頻組件包括至少兩個(gè)第二支路，所述第二支路包括依次連接的第二衰減器、第三放大器、第二乘法器、第三帶通濾波器和第四放大器;還包括第四帶通濾波器，所述第四帶通濾波器與第二乘法器連接;所述第二支路的數(shù)量大于所述數(shù)據(jù)采集端的輸入端口數(shù)量。
[0021]進(jìn)一步，還包括時(shí)鐘電路，所述時(shí)鐘電路包括第二支路，還包括倍頻器，所述第二支路輸出的信號(hào)經(jīng)過(guò)倍頻器處理，形成采樣時(shí)鐘信號(hào)，對(duì)數(shù)據(jù)采集端輸入的信號(hào)進(jìn)行采樣，然后發(fā)送給所述處理器。
【附圖說(shuō)明】
[0022]圖1為本實(shí)用新型一種用于加速器功率源的數(shù)字低電平控制系統(tǒng)的結(jié)構(gòu)示意圖；
[0023]圖2為本實(shí)用新型中數(shù)據(jù)采集端的結(jié)構(gòu)示意圖；
[0024]圖3為本實(shí)用新型中模擬組件的結(jié)構(gòu)示意圖；
[0025]圖4為本實(shí)用新型中本振組件的結(jié)構(gòu)示意圖；
[0026]圖5為本實(shí)用新型中倍頻器的結(jié)構(gòu)示意圖。
[0027]附圖中，各標(biāo)號(hào)所代表的部件列表如下:
[0028]1、數(shù)據(jù)采集端，11、腔體pi ck_up信號(hào)采集端口，12、波導(dǎo)正向信號(hào)采集端口、13、波導(dǎo)反向信號(hào)采集端口，14、相鄰腔體？化1^_卯信號(hào)采集端口，2、處理器，21、？?64，22、03?，3、輸出端，4、模擬變頻組件，41、模擬上變頻組件，42、模擬下變頻組件，43、功分器。
【具體實(shí)施方式】
[0029]以下結(jié)合附圖對(duì)本實(shí)用新型的原理和特征進(jìn)行描述，所舉實(shí)例只用于解釋本實(shí)用新型，并非用于限定本實(shí)用新型的范圍。
[0030]在本實(shí)用新型中，BF1、BF2、BF3、BF4分別代表第一帶通濾波器、第二帶通濾波器、第三帶通濾波器、第四帶通濾波器。DSP為數(shù)字信號(hào)處理器。
[0031]如圖1、圖2和圖3所示，一種用于加速器功率源的數(shù)字低電平控制系統(tǒng)，包括數(shù)據(jù)采集端1、處理器2、輸出端3和模擬變頻組件4;
[0032]所述數(shù)據(jù)采集端I，與所述處理器2和模擬變頻組件4連接，用于采集模擬變頻組件4輸出的信號(hào)；
[0033]所述處理器2，用于對(duì)采集的信號(hào)進(jìn)行處理;此處處理可采用現(xiàn)有的數(shù)字PI控制方法進(jìn)彳丁處理；
[0034]所述輸出端3，與所述處理器2和所述模擬變頻組件4連接，用于將處理器2處理的信號(hào)輸出給模擬變頻組件4;
[0035]所述模擬變頻組件4，與功率源系統(tǒng)連接，用于將功率源系統(tǒng)輸出的射頻功率信號(hào)經(jīng)過(guò)變頻發(fā)送給數(shù)據(jù)采集端I，或?qū)⑤敵龆?輸出的信號(hào)經(jīng)過(guò)變頻輸出給功率源系統(tǒng)。所述輸出端3為16位D/A變換器。
[0036]模擬變頻組件與功率源系統(tǒng)連接，將功率源系統(tǒng)輸出的射頻信號(hào)經(jīng)過(guò)變頻處理發(fā)送給數(shù)據(jù)采集端I，經(jīng)過(guò)處理器2處理之后再由輸出端3輸出給模擬變頻組件4進(jìn)行混頻發(fā)送給功率源系統(tǒng)。
[0037]處理器2包括FPGA21，用于對(duì)采集的信號(hào)進(jìn)行數(shù)字PI控制處理。處理器2還包括DSP22，DSP22與FPGA21連接，用于對(duì)FPGA進(jìn)行輔助運(yùn)算處理。
[0038]加速器功率源系統(tǒng)輸出的射頻信號(hào)首先由模擬下變頻組件進(jìn)行處理，得到低頻信號(hào)，然后發(fā)送至數(shù)據(jù)采集端，并由時(shí)鐘電路完成4倍采樣，再進(jìn)行模數(shù)轉(zhuǎn)換發(fā)送給處理器，在處理器中由FPGA21進(jìn)行處理，DSP22進(jìn)行輔助運(yùn)算，得到處理后的射頻信號(hào)，再經(jīng)過(guò)輸出端輸出給模擬上變頻組件進(jìn)行混頻，得到加速器功率源系統(tǒng)所需的信號(hào)頻率再輸送給加速器功率源系統(tǒng)，推動(dòng)固態(tài)放大器激勵(lì)發(fā)射機(jī)使得功率恒定。
[0039]數(shù)據(jù)采集端I包括腔體Pi ck_up信號(hào)采集端口 11、波導(dǎo)正向信號(hào)采集端口 12、波導(dǎo)反向信號(hào)采集端口 13和相鄰腔體pick_up信號(hào)采集端口 14中的至少一種。所述腔體pick_up信號(hào)采集端口 11、波導(dǎo)正向信號(hào)采集端口 12、波導(dǎo)反向信號(hào)采集端口 13和相鄰腔體pick_up信號(hào)采集端口 14均為16位A/D變換器。腔體pick_up信號(hào)采集端口 11采集功率源系統(tǒng)的腔體pick_up信號(hào);波導(dǎo)正向信號(hào)采集端口 12采集功率源系統(tǒng)的波導(dǎo)正向信號(hào);波導(dǎo)反