輸出，所述第一插值器單元輸出禪合于所述第一反相器的輸出和所述 第二反相器的輸出，所述第一插值器輸出被配置為提供從所述第一輸入信號和所述第二輸 入信號差值而來的輸出信號；W及 第一選擇邏輯，所述第一選擇邏輯被配置為： 響應(yīng)于所述第一輸入信號的所述第一轉(zhuǎn)換，啟用所述第一反相器的第一晶體管電路； 響應(yīng)于所述第二輸入信號的所述第一轉(zhuǎn)換，啟用所述第二反相器的第一晶體管電路； W及 在所述第一輸入信號或所述第二輸入信號中的任一者的后續(xù)轉(zhuǎn)換之前，禁用所述第一 反相器的所述第一晶體管電路和所述第二反相器的所述第一晶體管電路，W防止所述第一 反相器與所述第二反相器之間的競爭。2. 如權(quán)利要求1所述的插值器，其中，所述第一選擇邏輯被配置為：在所述第二輸入信 號的所述第一轉(zhuǎn)換之后、并且在所述第一輸入信號或所述第二輸入信號的后續(xù)轉(zhuǎn)換之前， 禁用所述第一反相器的所述第一晶體管電路，W防止所述第一反相器與所述第二反相器之 間的競爭。3. 如權(quán)利要求2所述的插值器，其中，所述第一反相器和所述第二反相器中的每個反 相器包括： 上拉晶體管電路，所述上拉晶體管電路包括串聯(lián)禪合的第一上拉晶體管和第二上拉晶 體管，其中，所述第一上拉晶體管被配置為接收所述第一輸入信號和所述第二輸入信號中 的相應(yīng)輸入信號，并且所述第二上拉晶體管被配置為接收由所述第一選擇邏輯提供的多個 選擇信號中的第一選擇信號和第Ξ選擇信號；W及 下拉晶體管電路，所述下拉晶體管電路包括串聯(lián)禪合的第一下拉晶體管和第二下拉晶 體管，其中，所述第一下拉晶體管被配置為接收所述第一輸入信號和所述第二輸入信號中 的相應(yīng)輸入信號，并且所述第二下拉晶體管被配置為接收由所述第一選擇邏輯提供的所述 多個選擇信號中的第二選擇信號或第四選擇信號。4. 如權(quán)利要求3所述的插值器，其中，所述選擇邏輯被配置為：接收所述第一插值單元 的插值命令信息Sell和反饋信息，并且提供多個選擇信號《f.，其中，所述反饋信息包括所 述第一插值器單元輸出OUT的狀態(tài)，所述多個選擇信號包括： 所述第一選擇信號&S所述第二選擇信號&2： 所述第Ξ選擇信號Sf;W及 所述第四選擇信號5?; 其中，所述多個選擇信號的每個狀態(tài)由下述等式給出：5. 如權(quán)利要求1所述的插值器，包括第一保留單元，所述第一保留單元被配置為將所 述第一插值器單元輸出的狀態(tài)保持在所述第二輸入信號的所述第一轉(zhuǎn)換、W及緊隨所述第 一輸入信號或所述第二輸入信號中的任一者的后續(xù)轉(zhuǎn)換之間。6. 如權(quán)利要求5所述的插值器，包括第二選擇邏輯，所述第二選擇邏輯被配置為：響應(yīng) 于所述第一輸入信號的所述第一轉(zhuǎn)換來禁用所述第一保留單元，并且在所述第二輸入信號 的所述第一轉(zhuǎn)換之后啟用所述第一保留單元。7. 如權(quán)利要求5所述的插值器，其中，所述第二選擇邏輯被配置為：接收所述第一輸入 信號和所述第二輸入信號的落后狀況的指示，并且在所述第二輸入信號的所述第一轉(zhuǎn)換之 后使用所述指示來啟用所述第一保留單元。8. 如權(quán)利要求5所述的插值器，其中，所述第一保留單元包括： 第Ξ反相器，所述第Ξ反相器響應(yīng)于所述第一輸入信號的狀態(tài)；W及 第四反相器，所述第四反相器響應(yīng)于所述第二輸入信號的狀態(tài)。9. 如權(quán)利要求8所述的插值器，其中，所述第二選擇邏輯被配置為：接收所述第一輸入 信號和所述第二輸入信號的落后狀況的指示，并且向所述第一保留單元的所述第Ξ反相器 和所述第四反相器提供保留控制信號。10. 如權(quán)利要求9所述的插值器，其中，所述第Ξ反相器和所述第四反相器中的每個反 相器包括： 上拉晶體管電路，所述上拉晶體管電路包括串聯(lián)禪合的第一上拉晶體管和第二上拉晶 體管，其中，所述第一上拉晶體管被配置為接收所述第一輸入信號和所述第二輸入信號中 的相應(yīng)輸入信號，并且所述第二上拉晶體管被配置為接收由所述第二選擇邏輯提供的多個 保留選擇信號中的第一保留選擇信號和第Ξ保留選擇信號；W及 下拉晶體管電路，所述下拉晶體管電路包括串聯(lián)禪合的第一下拉晶體管和第二下拉晶 體管，其中，所述第一下拉晶體管被配置為接收所述第一輸入信號和所述第二輸入信號中 的相應(yīng)輸入信號，并且所述第二下拉晶體管被配置為接收由所述第二選擇邏輯提供的所述 多個保留選擇信號中的第二保留選擇信號或第四保留選擇信號。11. 如權(quán)利要求10所述的插值器，其中，所述第二選擇邏輯被配置為：接收前饋插值信 息bMw和反饋信息，并且提供所述多個保留選擇信號蹲，其中，所述前饋插值信息bMw指示 所述第一輸入信號和所述第二輸入信號的所述落后狀況，所述反饋信息包括所述第一插值 器單元輸出OUT的狀態(tài)，所述多個保留選擇信號包括： 第一保留選擇信號 第二保留選擇信號/巧； 第Ξ保留選擇信號R|;W及 第四保留選擇信號Ri; 其中，所述多個保留選擇信號的每個狀態(tài)由下述等式給出：并且其中，bMu表示先于所述插值器的延遲級的控制位。12. -種對第一輸入信號和第二輸入信號進行插值W在插值器的輸出處提供插值后的 輸出信號的方法，所述方法包括： 在所述插值器的第一插值單元的第一反相器處接收所述第一輸入信號的第一轉(zhuǎn)換； 在所述第一插值單元的第二反相器處接收所述第二輸入信號的第一轉(zhuǎn)換，其中，在所 述第一輸入信號和所述第二輸入信號的落后狀況的第一狀態(tài)中，所述第二輸入信號的所述 第一轉(zhuǎn)換相較于所述第一輸入信號的所述第一轉(zhuǎn)換進行了延遲； 在所述第一反相器和所述第二反相器的控制節(jié)點處從第一選擇邏輯接收多個選擇信 號； 使用所述選擇信號、所述第一反相器的輸出、W及所述第二反相器的輸出來在所述插 值器的輸出處提供插值后的信號，其中，提供所述插值后的信號包括： 響應(yīng)于所述第一輸入信號的所述第一轉(zhuǎn)換，使用所述多個選擇信號來啟用所述第一反 相器的第一部分，第一反相器的所述輸出禪合于所述第一插值器單元的輸出； 響應(yīng)于所述第二輸入信號的所述第一轉(zhuǎn)換，使用所述多個選擇信號來啟用第二反相器 的第一部分，所述第二反相器的所述輸出禪合于所述第一插值器單元的所述輸出；W及 在接收到所述第二輸入信號的所述第一轉(zhuǎn)換之后的延遲間隔，使用所述多個選擇信號 來禁用所述第二反相器的所述第一部分，W防止所述第一反相器與所述第二反相器之間的 競爭；并且 其中，所述第一插值器單元的所述輸出被禪合于所述插值器的所述輸出。13. 如權(quán)利要求12所述的方法，包括：在所述第二輸入信號的所述第一轉(zhuǎn)換之后、并且 在所述第一輸入信號的后續(xù)轉(zhuǎn)換之前，使用所述多個選擇信號來禁用所述第一反相器的所 述第一晶體管電路。14. 如權(quán)利要求13所述的方法，包括從所述第一選擇邏輯提供所述多個選擇信號，其 中，所述提供所述多個選擇信號包括： 在所述第一選擇邏輯處接收所述第一插值單元的插值命令信息Sell;W及 在所述第一選擇邏輯處接收所述插值器的所述輸出OUT的狀態(tài)。15. 如權(quán)利要求14所述的方法，其中，所述提供所述多個選擇信號包括： 提供所述多個選擇信號的第一選擇信號，其中，所述第一選擇信號的狀態(tài)由下述等 式給出：提供所述多個選擇信號的第二選擇信號，其中，所述第二選擇信號的狀態(tài)由下述等 式給出：提供所述多個選擇信號的第Ξ選擇信號其中，所述第=選擇信號的狀態(tài)由下述等 式給出：;并且 提供所述多個選擇信號的第四選擇信號·5?，其中，所述第四選擇信號的狀態(tài)由下述等 式給出：16. 如權(quán)利要求12所述的方法，包括：使用所述插值器的第一保留單元的輸出、W及由 第二選擇邏輯提供的多個保留選擇信號，來將所述第一插值器單元的所述輸出的狀態(tài)保持 在所述第二輸入信號的所述第一轉(zhuǎn)換W及緊隨的所述第一輸入信號或所述第二輸入信號 中的任一者的后續(xù)的轉(zhuǎn)換之間的間隔期間。17. 如權(quán)利要求16所述的方法，包括： 響應(yīng)于所述第一輸入信號的所述第一轉(zhuǎn)換，使用所述第二選擇邏輯來禁用所述第一保 留單元；W及 在所述第二輸入信號的所述第一轉(zhuǎn)換之后使用所述第二選擇邏輯來啟用所述第一保 留單元。18. 如權(quán)利要求17所述的方法，其中，啟用所述第一保留單元包括： 在所述第二邏輯處接收前饋插值信息bMu，所述前饋插值信息bMu指示所述第一輸入信 號和所述第二輸入信號的所述落后狀況； 接收反饋信息，所述反饋信息包括所述第一插值器輸出OUT的狀態(tài)；W及 向所述第一保留單元提供所述多個保留選擇信號。19. 如權(quán)利要求18所述的方法，其中，所述提供所述多個保留選擇信號包括： 向所述保留單元的第Ξ反相器的第一控制節(jié)點提供第一保留選擇信號，其中，所述 第一保留信號的狀態(tài)由下述等式給出向保所述留單元的所述第Ξ反相器的第二控制節(jié)點提供第二保留選擇信號孩1，其中， 所述第二保留信號的狀態(tài)由下述等式給出向所述保留單元的第四反相器的第一控制節(jié)點提供第Ξ保留選擇信號.巧f，其中，所述 第Ξ保留信號的狀態(tài)由下述等式給出：向所述保留單元的所述第四反相器的第二控制節(jié)點提供第四保留選擇信號'R?·，其 中，所述第四保留信號的狀態(tài)可W由下述等式給出：并且 其中，bMu表示先于所述插值器的延遲級的控制位。
【專利摘要】本發(fā)明涉及用于數(shù)控邊界插值器線性化的系統(tǒng)。本申請對數(shù)字時間轉(zhuǎn)換器(DTC)的插值器架構(gòu)以及其他進行了討論。在示例中，插值器可以包括插值器單元和保留單元，這些插值器單元和保留單元被配置為基于至少兩個偏移時鐘信號來提供插值后的輸出。在某些示例中，示例插值器可以提供具有改善的抗干擾度的插值器輸出的無競爭控制。
【IPC分類】G05B19/41
【公開號】CN105320070
【申請?zhí)枴緾N201510280606
【發(fā)明人】塞巴斯蒂安·西韋特, 阿薩夫·本-巴薩特, 奧菲爾·德剛尼, 羅騰·巴寧
【申請人】英特爾Ip公司
【公開日】2016年2月10日
【申請日】2015年5月27日
【公告號】DE102015006658A1, US20150381156