用于數(shù)控邊界插值器線性化的系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及用于數(shù)控邊界插值器線性化的系統(tǒng)。
【背景技術(shù)】
[0002] 計(jì)劃將數(shù)字時(shí)間轉(zhuǎn)換器（DTC)引入蜂窩無線電電路。DTC能夠通過消除用于每個(gè) 發(fā)送頻率和接收頻率的本地振蕩器的需要來簡化寬帶LTE(LTE-A)的無線電架構(gòu)、多輸入 多輸出（MHTO)上行鏈路、帶間載波聚合和非連續(xù)的帶內(nèi)載波聚合。DTC通?？梢园ǘ嗉?(stage)，以提供預(yù)期的頻率或預(yù)期的相位調(diào)制。一些級可以包括插值器電路，以基于由DTC 的上游級生成的暫時(shí)偏移信號來提供輸出相位信號。簡單的插值器電路可能展示出非線 性行為，這些非線性行為中的一部分可能歸因于這些簡單的插值器電路的反相器之間的競 爭。已對無競爭的插值器電路進(jìn)行了討論，但其可能遭受高復(fù)雜度或易受噪聲影響以及其 他缺陷。

【發(fā)明內(nèi)容】

[0003] 根據(jù)本發(fā)明的一方面，提供了一種插值器，該插值器可以包括第一插值器單元和 選擇邏輯。第一插值器單元可以包括第一反相器和第二反相器，其中，第一反相器響應(yīng)于第 一輸入信號的第一轉(zhuǎn)換，第二反相器響應(yīng)于第二輸入信號的第一轉(zhuǎn)換，其中，在第一輸入信 號和第二輸入信號的落后狀況的第一狀態(tài)中，第二輸入信號的第一轉(zhuǎn)換延遲于第一信號的 第一轉(zhuǎn)換，并且第一插值器單元輸出親合于第一反相器的輸出和第二反相器的輸出，第一 插值器輸出被配置為提供從第一輸入信號和第二輸入信號所插入的輸出信號。第一選擇邏 輯可以被配置為：響應(yīng)于第一輸入信號的第一轉(zhuǎn)換，啟用第一反相器的第一晶體管電路，響 應(yīng)于第二輸入信號的第一轉(zhuǎn)換，啟用第二反相器的第一晶體管電路，并且在第一輸入信號 或第二輸入信號的后續(xù)轉(zhuǎn)換之前，禁用第一反相器的第一晶體管電路和第二反相器的第一 晶體管電路，從而防止第一反相器與第二反相器之間的競爭。
[0004] 根據(jù)本發(fā)明的一方面，提供了對第一輸入信號和第二輸入信號進(jìn)行插值以在插值 器的輸出處提供插值后的輸出的方法，該方法可以包括：在插值器的第一插值單元的第一 反相器處接收第一輸入信號的第一轉(zhuǎn)換，在第一插值單元的第二反相器處接收第二輸入信 號的第一轉(zhuǎn)換，其中，在第一輸入信號和第二輸入信號的落后狀況的第一狀態(tài)中，第二輸入 信號的第一轉(zhuǎn)換延遲于第一輸入信號的第一轉(zhuǎn)換；在第一反相器和第二反相器的控制節(jié)點(diǎn) 處從第一選擇邏輯接收多個(gè)選擇信號；以及使用這些選擇信號、第一反相器的輸出以及第 二反相器的輸出在插值器的輸出處提供插值后的信號。提供插值后的信號可以包括：響應(yīng) 于第一輸入信號的第一轉(zhuǎn)換使用多個(gè)選擇信號來啟用第一反相器的第一部分，第一反相器 的輸出耦合于第一插值器單元的輸出；響應(yīng)于第二輸入信號的第一轉(zhuǎn)換使用多個(gè)選擇信號 來啟用第二反相器的第一部分，第二反相器的輸出親合于第一插值器單元的輸出；以及在 接收到第二輸入信號的第一轉(zhuǎn)換的延遲間隔之后使用多個(gè)選擇信號來禁用第二反相器的 第一部分，從而防止第一反相器與第二反相器之間的競爭。第一插值器單元的輸出可以被 親合于插值器的輸出。
【附圖說明】
[0005] 在附圖中，相似的標(biāo)號可以在不同的視圖中描述類似的部件，這些附圖不一定按 照比例畫出。具有不同字母后綴的相似標(biāo)號可以表示類似部件的不同實(shí)例。這些附圖通過 示例的方式而非限制的方式總體示出了本文件中所討論的各個(gè)實(shí)施例。
[0006] 圖1總體示出了基于DTC的架構(gòu)。
[0007] 圖2示出了單獨(dú)的插值單元（cell)，該插值單元可以是細(xì)（fine)級邊界插值器的 一部分。
[0008] 圖3總體示出了示例多單元插值器，該示例多單元插值器消除了插值器單元之間 的競爭，從而提供了改善的線性度，并且降低了插值器的噪聲敏感度。
【具體實(shí)施方式】
[0009] 數(shù)字極化發(fā)送機(jī)（DPTX)架構(gòu)對于現(xiàn)代的無線電設(shè)備而言十分具有吸引力，因?yàn)?與常規(guī)的模擬架構(gòu)相比，這樣的架構(gòu)可以提供改善的面積和功耗特征。DTC是某些DPTX的 示例中的部件，這些DPTX可以利用用于發(fā)送信號的相位信息來對本地振蕩器載波進(jìn)行調(diào) 制。根據(jù)本發(fā)明主題的示例DTC架構(gòu)可以被劃分為粗（coarse)相位調(diào)制分段和細(xì)相位調(diào) 制分段。其他示例DTC架構(gòu)可以包括具有復(fù)用器相位選擇的靜態(tài)分頻器（divider)或用 于粗相位分段的多模分頻器。在某些示例中，DTC的細(xì)粒度控制可以包括數(shù)控邊界插值器 (DCEI)技術(shù)。然而，與動態(tài)范圍（DR)(峰值積分非線性（INL)/DR~15% )相比相對較大 的積分非線性（INL)可能是DCEI技術(shù)的特點(diǎn)。非線性的來源可能與DCEI技術(shù)中形成的競 爭狀況有關(guān)。已經(jīng)對新的、無競爭的DCEI技術(shù)進(jìn)行了討論，該技術(shù)提出消除競爭狀況，同時(shí) 維持插值行為，因而提供改善的線性響應(yīng)。然而，新的技術(shù)具有大量缺陷，包括復(fù)雜的電路、 負(fù)面影響動態(tài)范圍的技術(shù)以及使得輸出浮動的狀況。復(fù)雜的電路導(dǎo)致增加的功率消耗。對 動態(tài)范圍的負(fù)面影響縮減了插值函數(shù)的動態(tài)范圍。使得插值器的輸出浮動的狀況使得系統(tǒng) 對噪聲或干擾更加敏感。
[0010] 圖1總體示出了基于DTC的架構(gòu)100。所示出的架構(gòu)針對示例發(fā)送機(jī)來示出，然而， DTC可以被用在接收機(jī)中，以提供預(yù)期的接收機(jī)頻率參考。在某些示例中，架構(gòu)100可以包 括處理器101、本地振蕩器102、DTC 103、針對DTC 103的預(yù)處理器104、功率放大器105以 及天線106。在某些示例中，處理器101可以包括基帶處理器（例如，用于移動電子設(shè)備）、 數(shù)字信號處理器（DSP)或用于提供表示數(shù)字傳輸數(shù)據(jù)的幅度和相位調(diào)制信息的CORDIC轉(zhuǎn) 換器。在某些示例中，DTC 103的一些已知的非線性可以通過使用DTC 103的預(yù)處理器104 進(jìn)行補(bǔ)償，以使得預(yù)處理器104從處理器接收相位調(diào)制信息（Φ)，并且向DTC 103提供修 正的相位調(diào)制信息（Octrr)。DTC 103可以從本地振蕩器102接收參考時(shí)鐘信息，并且從處 理器101接收相位調(diào)制信息（Φ)，或者從預(yù)處理器104接收修正的相位調(diào)制信息（Φ_)。 DTC 103可以使用本地振蕩器102和相位調(diào)制信息（Φ)或修正的相位調(diào)制信息（Octrr)以 預(yù)期的頻率提供相位調(diào)制信號（DTC i3ut)。功率放大器105可以利用幅度信息對相位調(diào)制信 號（DTCtw)進(jìn)行混頻，以提供發(fā)送信號。天線106可以廣播發(fā)送信號，以由第二設(shè)備進(jìn)行接 收。在某些示例（例如，MM)系統(tǒng)）中，附加的DTC可以使用相同的本地振蕩器來提供附 加的信道頻率。在某些示例中，DTC103可以被劃分為級107、級108,級107、級108順序地 提供較細(xì)的相位延遲和較細(xì)的相位延遲。在某些示例中，DTC可以被實(shí)現(xiàn)為粗級和細(xì)級的 級聯(lián)，以最小化功率損耗。該示例討論了具有粗級107和細(xì)級108的兩級DTC 103,然而，應(yīng) 當(dāng)理解，DTC可以在不背離本發(fā)明主題的范圍的情況下包括其他級。
[0011] 在某些示例中，粗級107可以響應(yīng)于修正的相位調(diào)制信息（Φε_)的第一數(shù)目的 位，通常為最高有效位，并且細(xì)級108可以響應(yīng)于修正的相位調(diào)制信息（Φ ε_)的第二數(shù) 目的位，通常為其余的位。細(xì)級108可以基于每個(gè)粗延遲間隔來提供較為精細(xì)的延遲步進(jìn) (step)。在某些示例中，細(xì)級108可以針對相位調(diào)制提供量級小于1皮秒的最小延遲步進(jìn)。 在某些示例中，可以在第一粗級輸出與第二粗級輸出之間的增量式延遲相對于第一粗級輸 出延遲的情況下使用邊界插值器來實(shí)現(xiàn)細(xì)級108,可以根據(jù)相位調(diào)制信息的第二數(shù)目的位 來更改細(xì)級108。
[0012] 本發(fā)明的發(fā)明人已經(jīng)認(rèn)識到插值解決方案，該插值解決方案使用簡單電路在維護(hù) 對插值器輸出的連續(xù)控制的同時(shí)提供無競爭、全動態(tài)范圍（2JI)插值。圖2示出了單獨(dú)的插 值單元220,該插值單元220可以是邊界插值器的一部分。該單元可以包括第一反相器221 和第二反相器222,其中，第一反相器221親合于第一時(shí)鐘信號（CLKA)，第二反相器222親 合于第二時(shí)鐘信號（CLKB)。在某些多單元插值器中，選擇邏輯可以針對每個(gè)時(shí)鐘周期選擇 啟用（enable)第一反相器221和第二反相器222之一，從而如果第一時(shí)鐘信號（CLKA)領(lǐng) 先于第二時(shí)鐘信號（CLKB)，則使得每個(gè)單元的所有第一反相器221可以提供最小的插值延 遲，并且使得每個(gè)單元的所有第二反相器222可以提供最大的插值延遲。對于最小延遲與 最大延遲之間的延遲，一定數(shù)目的第一反相器221可以連同一定數(shù)目的第二反相器222 - 起被啟用。在接收第一時(shí)鐘信號（CLKA)的轉(zhuǎn)換與接收緊隨第二時(shí)鐘信號（CLKB)的后續(xù)延 遲轉(zhuǎn)換之間的插值期間，第一反相器221可以與第二反相器222競爭。圖2的單個(gè)單元插 值器示出在插值期間，針對第一時(shí)鐘和第二時(shí)鐘的轉(zhuǎn)換，兩個(gè)或更多個(gè)單元的低阻抗通路 可以經(jīng)由第一單元的第二反相器的上拉（pull-up)晶體管和其他單元的第一反相器的下 拉（pull down)晶體管在插值器的電源軌（VDD，Vee)之間形成，其中，第一時(shí)鐘信號的邏輯 電平和第二時(shí)鐘信號的邏輯電平不相等。通常，單個(gè)插值單元不存在所示的競爭問題。更 一般地，第一反相器221位于多單元插值器的第一插值器單元上，第二反相器222位于多單 元插值器的第二插值器單元上，并且所示的來自被耦合的每個(gè)插值器單元的輸出的競爭出 現(xiàn)。對于插值器的輸出被耦合于每個(gè)插值單元的輸出的多單元插值器，由單元之間的競爭 所引起的非線性度可以通過多單元插值器的最小延遲和最大延遲之間略有不同的增量式 延遲來證明。
[0013] 圖3總體示出了示例多單元插值器308,該示例多單元插值器308使用直接的電路 和控制邏輯消除了插值器單元之間的競爭，從而提供了改善的線性度。在某些示例中，多單 元插值器308可