以包括多個（K個）插值單元320、多個（J個）保留單元330以及控制邏 輯340,其中，控制邏輯340包括插值單元選擇邏輯341和保留單元選擇邏輯342。在一些 示例中，插值單元的數(shù)目可以與保留單元的數(shù)目相同。在一些示例中，每個插值單元320和 每個保留單元330可以包括第一反相器321、331、第二反相器322、332以及單元輸出0UT Sl、 OUTri，單元輸出0UTSl、OUTri，耦合于第一反相器321、331、第二反相器322、332以及多單元 插值器的輸出（OUT)。在一些示例中，反相器350可以將單元輸出（0UT Sl，OUTri)耦合于多 單元插值器308的輸出（OUT)。在某些示例中，每個反相器321、322、331、332可以被耦合于 第一輸入時鐘信號（CLKA)或第二輸入時鐘信號（CLKB)。在某些示例中，第一輸入時鐘信號 和第二輸入時鐘信號（CLKA，CLKB)可以暫時地彼此偏移。在一些示例中，DTC的粗級可以 提供第一時鐘信號和第二時鐘信號（CLKA，CLKB)，并且偏移可以表示DTC的粗級的增量式 粗延遲。在某些示例中，每個單元320、330的每個反相器321、322、331、332可以包括上拉 部分323、333和下拉部分324、334。在一些示例中，每個第一反相器321、331的每個部分中 的晶體管的控制門可以被耦合于第一時鐘信號（CLKA)，并且每個第二反相器322、332的每 個部分中的晶體管的控制門可以被耦合于第二時鐘信號（CLKB)。在一些示例中，每個第一 反相器32U331的每個部分中的晶體管的控制門可以被直接耦合于第一時鐘信號（CLKA)， 并且每個第二反相器322、332的每個部分中的晶體管的控制門可以被直接耦合于第二時 鐘信號（CLKB)。
[0014] 在某些示例中，反相器的每個部分可以包括選擇晶體管，該選擇晶體管具有被配 置為從控制邏輯340的插值單元選擇邏輯341或保留單元選擇邏輯342接收選擇信號 的門。在某些示例中，插值器的控制邏輯340可以從設(shè)備處理器（例如，移動電 子設(shè)備的處理器）接收插值信息?？刂七壿?40可以將插值信息傳遞給插值單元選擇邏輯 341和保留單元選擇邏輯342。一般，插值單元選擇邏輯341和保留單元選擇邏輯342可以 控制對每個相應(yīng)插值單元320或保留單元330中的每個反相器的每個部分進行選擇和去選 擇（de-selection)〇
[0015] 在某些示例中，除了調(diào)制信息（例如，DTC的細級的修正的調(diào)制信息 (φ_[0. .. M]，其中，M可以與DTC的細級的分辨率有關(guān)，例如，DTC的細級的分辨率的位 數(shù)）之外，插值單元選擇邏輯341和保留單元選擇邏輯342還可以從插值器的輸出接收反 饋信號（FB S，F(xiàn)Br)。反饋信號（FBS，F(xiàn)Br)可以允許插值單元選擇邏輯341禁用每個插值單 元320的某些級，以防止第一時鐘信號和第二時鐘信號（CLKA，CLKB)處于不同的邏輯電平 的隔離期間的競爭。再次參照圖3,插值單元320可以包括第一反相器321和第二反相器 322。每個插值單元反相器可以包括時鐘信號上拉晶體管、時鐘信號上拉晶體管、選擇上拉 晶體管和選擇下拉晶體管。在某些示例中，時鐘信號上拉晶體管和時鐘信號下拉晶體管可 以直接響應(yīng)于被耦合于時鐘信號晶體管的控制節(jié)點的時鐘信號的狀態(tài)。上拉選擇晶體管和 下拉選擇晶體管可以響應(yīng)于從插值單元選擇邏輯341接收到的選擇信號集<：5^ )，其中，η =1，2, 3或4,并且k可以從1變化到圖3所示的示例的插值單元320的數(shù)目。在某些示例 中，每個插值選擇信號可以響應(yīng)于插值器的輸出（OUT)的狀態(tài)，以使得對于特定的插 值器單元（i)，特定的插值單元的選擇信號C5f )可以由如下給出：
[0020] 其中，OUT可以表示插值器的輸出，并且Sel1可以表示從處理器接收到的并且與 特定插值單元320相關(guān)聯(lián)的相位調(diào)制信息。在某些示例中，Sel可以包括多位相位調(diào)制命 令信息，該多位相位調(diào)制命令信息表示從處理器接收到的相位調(diào)制信息，并且Sel N可以是 細相位調(diào)制命令信息，其中，N可以表示細調(diào)制的分辨率的位的數(shù)目以及與DTC的細調(diào)制級 相關(guān)聯(lián)的插值單元的數(shù)目。在某些示例中，相位調(diào)制命令信息（Sel)可以由選擇邏輯使用 從預(yù)處理器接收到的信息來提供。在某些示例中，預(yù)處理器可以從處理器接收原始相位調(diào) 制信息，并且可以利用與DTC的非線性相關(guān)聯(lián)的校準信息來對該原始相位調(diào)制信息進行處 理，以使得相位調(diào)制命令信息（Sel)包括在DTC處接收到的修正的相位調(diào)制信息（Φ ε_)的 表示。對于上述示例，當Sel1較高時，插值單元可以響應(yīng)于第一時鐘信號，并且一旦轉(zhuǎn)換插 值器的輸出（OUT)插值器單元的數(shù)據(jù)就可以浮動。盡管插值單元選擇邏輯341可以消除每 個插值單元320的反相器之間的競爭，但包括插值器的浮動輸出（OUT)的插值單元320的 浮動輸出可能易受噪聲和干擾的影響。
[0021] 發(fā)明人已經(jīng)認識到，如果可以確定第一時鐘信號與第二時鐘信號之間的相對延 遲，則至少一部分插值單元可以保持插值器輸出（OUT)的定義的狀態(tài)。在一些示例中，在先 DTC級的插值命令信息的最低有效位（例如，?e_[M+l])可以提供第一時鐘信號與第二時 鐘信號（CLKA，CLKB)之間的相對延遲的前饋指示，因而插值器單元選擇邏輯可以提供下面 的插值單元選擇信號，以消除插值間隔期間的競爭，并且將每個單元的輸出的狀態(tài)保持在 插值間隔之外，
[0026] 其中，在某些示例中，bM+1可以表示在先DTC級的插值命令信息的最低有效位。然 而，上面僅使用插值單元的設(shè)計可能對選擇晶體管源和輸出之間的電荷共享敏感，這可能 創(chuàng)建碼獨立的電荷共享和相關(guān)非線性度。
[0027] 為了減輕所識別的相關(guān)非線性度，發(fā)明人已經(jīng)認識到，在設(shè)計上與插值單元相對 應(yīng)的保留單元可以被用來維持插值器308在插值間隔之間的輸出（OUT)。在某些示例中， 保留單元330可以響應(yīng)于由保留單元選擇邏輯342提供的保留單元選擇信號（Rf )，并且 可以在插值間隔期間將相應(yīng)的插值單元320的輸出（OUTsi)保持在所定義的狀態(tài)。再次參 照圖3,保留單元330可以包括第一反相器331和第二反相器332。每個保留單元反相器可 以包括時鐘信號上拉晶體管、時鐘信號下拉晶體管、選擇上拉晶體管以及選擇下拉晶體管。 在某些示例中，時鐘信號上拉晶體管和時鐘信號下拉晶體管可以直接響應(yīng)于被耦合于每個 晶體管的控制節(jié)點的時鐘信號（CLKA，CLKB)的狀態(tài)。上拉選擇晶體管和下拉選擇晶體管可 以響應(yīng)于從保留單元選擇邏輯342接收到的選擇信號集（)，其中，η = 1，2, 3或4,并 且j可以從1變化到圖3所示的示例的保留單元330的數(shù)目。在某些示例中，每個保留單 元可以從保留單元選擇邏輯342接收相同的信號值。在某些示例中，每個保留單元選擇信 號（/?f)可以響應(yīng)于DTC的先前粗延遲的最低有效位Φ_[Μ+1]的狀態(tài)的表示（bM+1)，以使 得對于特定的保留單元（i)，保留單元選擇信號可以由如下給出：
[0032] 其中，OUT表示插值器的輸出，并且b(M+1)表示DTC的粗延遲的最低有效位的狀態(tài)， 并且例如可以表示修正的插值信息（Φ"3 ΚΚ[Μ+1])的一部分。在某些示例中，b(M+1)可以提供 第一時鐘信號或第二時鐘信號（CLKA，CLKB)中的哪個領(lǐng)先于（lead)或落后于（lag)另一 個的指示。
[0033] 補充灃釋
[0034] 在示例1中，插值器可以包括第一插值器單元和選擇邏輯。第一插值器單元可以 包括第一反相器和第二反相器，其中，第一反相器響應(yīng)于第一輸入信號的第一轉(zhuǎn)換，第二反 相器響應(yīng)于第二輸入信號的第一轉(zhuǎn)換，其中，在第一輸入信號和第二輸入信號的落后狀況 的第一狀態(tài)中，第二輸入信號的第一轉(zhuǎn)換延遲于第一信號的第一轉(zhuǎn)換，并且第一插值器單 元輸出親合于第一反相器的輸出和第二反相器的輸出，第一插值器輸出被配置為提供從第 一輸入信號和第二輸入信號插值而來的輸出信號。第一選擇邏輯可以被配置為：響應(yīng)于第 一輸入信號的第一轉(zhuǎn)換，啟用第一反相器的第一晶體管電路，響應(yīng)于第二輸入信號的第一 轉(zhuǎn)換，啟用第二反相器的第一晶體管電路，并且在第一輸入信號或第二輸入信號的后續(xù)轉(zhuǎn) 換之前，禁用第一反相器的第一晶體管電路和第二反相器的第一晶體管電路，從而防止第 一反相器與第二反相器之間的競爭。
[0035] 在示例2中，示例1的第一選擇邏輯可選地被配置為：在第二輸入信號的第一轉(zhuǎn)換 之后并且在第一輸入信號或第二輸入信號的后續(xù)轉(zhuǎn)換之前禁用第一反相器的第一晶體管 電路，從而防止第一反相器與第二反相器之間的競爭。
[0036] 在示例3中，示例1-2的任意一個或多個中的第一反相器和第二反相器中的每個 反相器可選地包括上拉晶體管電路和下拉晶體管電路，其中，上拉晶體管電路包括串聯(lián)耦 合的第一上拉晶體管和第二上拉晶體管，其中，第一上拉晶體管被配置為接收第一輸入信 號和第二輸入信號的相應(yīng)輸入信號，并且第二上拉晶體管被配置為從由第一選擇邏輯提供 的多個選擇信號中接收第一選擇信號和第三選擇信號，下拉晶體管電路包括串聯(lián)耦合的第 一下拉晶體管和第二下拉晶體管，其中，第一下拉晶體管被配置為接收第一輸入信號和第 二輸入信號的相應(yīng)輸入信號，并且第二下拉晶體管被配置為從由第一選擇邏輯提供的多個 選擇信號中接收第二選擇信號或第四選擇信號。
[0037] 在示例4中，示例1-3的任意一個或多個示例中的選擇邏輯可選地被配置為：接 收第一插值單元的插值命令信息（Sel 1)和反饋信息，并且提供多個選擇信號（^i )，其 中反饋信息包括第一插值單元輸出（OUT)的狀態(tài)。多個選擇信號可以包括第一選擇信號 Ui1)、第二選擇信號（Si